FPGA内部时钟处理常见设计方法.pdfVIP

FPGA 内部时钟处理的常见设计方法 前言: 目前的fpga 功能越来越强大，在 FPGA 内部对时钟的处理使用比较 普遍。其时钟处理内容根据不同的应用场合与不同的设计需求包含倍频 或者分频.下面是比较常用的 FPGA 内部实现时钟处理的一些基本思想 及经验与大家交流.希望与大家一起交流提高.这里主要以 Altera 的 FPGA 为例说明,对Xilinx 的FPGA 说明相对较少,需要的可以参见Xilinx 的相关文档. 1 倍频 时钟的倍频: 在 FPGA 内部实现倍频一般采用外部时钟输入根据项目不同的需 要可以倍频到不同的时钟频率(低时钟速率到高速时钟频率). 例如外部晶振输入 27M ，在 fpga 内部倍频至 54M，或者 81M,而 不同的 FPGA 厂家实现的机制不尽相同.在 Xilinx 的 FPGA 内部实现 时直接调用DCM(数字时钟处理模块)可以实现,在ISE 界面下可以直接 实现.而Altera 的FPGA 内部实现倍频则需要内部的PLL,方法与步骤参 考图 1 与图 2.客观一点来讲，PLL 的性能相对 DCM 有一定的优势， 因为PLL 是模拟锁相环，而Xilinx 的DCM 采用的 DLL 为数字锁相环。 两者的性能比较有兴趣的可参考相关文档。 注：下面的 Megawizard 使用流程同样适合其他的 Altera 的 Mega-core 。这里可以根据用户需求生成相应的 Mega-core ，例如 RAM ， FIFO 等。 图 1.启动 MegaWizard 流程示意图 图2 启动 MegaWizard 界面示意图 图2 启动 MegaWizard 后参数设置示意图 2 分频 一些时钟要求比较高的设计场合需要使用FPGA 内部的PLL 实现, 其实现原理与产生倍频的步骤与方法一致.这里不再赘述.另外简单或 者要求不高的分频电路不需要特定器件与内部的 PLL ，只需用语言描 述即可。 但一般设计如果分频为 2 的整数倍相对简单,仅仅需要一个简单的 计数器就可实现,但有些场合需要用到奇数分频或者小数分频时相对 比较复杂.下面仅仅列出奇数分频与偶数分频的实现原理与方法. 2.1 偶数分频 偶数分频是最简单的，很容易实现占空比为 1：1 的电路,这里不 再赘述. 2.2 奇数分频 奇数分频相对复杂但也不是件难事，有 2 种方法实现占空比为 1： 1 的奇数分频，第一种采用了异步时钟的方法，并不太好，不推荐使 用.第二种方法来源于实际的设计经验，可应用于实际的系统之中。 2.2.1 方法一 生成 N 分频，先生成 N/2 的时钟，之后再2 分频，使得占空比调 整成为 1：1. 以7 分频为例，先生成 3.5 分频时钟，再 2 分频即可。生成 3.5 分 频。首先进行模 4 的计数，产生 clk_en 信号，再用 clk_en 信号做 时钟，做一个2 分频输出，即 clk_out,就是最后的输出，在将此输 出与输入时钟相异或，反馈作为模 4 计数器的时钟。因为牵涉到 别的一些问题,具体程序这里略去,各位如果需要可以联系我. 图1. 方法一产生的奇数分频 2.2.2 方法二 来源于设计经验。先做一个模 7 的计数器。再做一个信号a,在模 1 计数器的控制下，前 3 个周期为高，后 4 个周期为低。在用时钟 下降沿将 a 信号延迟一拍得到 b.a 或b 的运算就得到7 分频且占空 比为 1：1 的电路。具体程序略去. 图2. 方法二生成的奇数分频 2.2.3 小数分频 无法做到 1：1 的占空比。例如用 77M 分频得到 16M 时钟生成原 理如下： 对于 77M 时钟，一个 sts-12 帧有 9720 拍。对于 16M 时钟，一个