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（验证平台主要包括3部分，Driver，Refenrence Model，Checker；Driver用于生成测试激励，包括数据信号和控制信号；此部分使用SystemVerilog编写，因为SystemVerilog在生成随机信号方面比较灵活生成的数据包括两种；一为专门用于测试浮点数运算的corner data，这个数据包是由网上下载的，能够保证单精度浮点数的每一位的0、1翻转都能被测试到；另一种为随机生成的单精度浮点数；控制信号主要为axi_stream接口协议的控制信号，此部分调用了VIVADO生成的axi_stream接口转换模块，能够生成标准axi_stream接口信号，为保证axi_stream接口测试的完备性，Driver要能够生成随机的Valid和ready信号；并保证checker比对正确；） 1900w组数据仿真时间 1.5小时； l路输入 4294/19 *2=226小时; 9天 2路输入 4294*4294/19 *2=970444 小时; 40435天 110年 1900w组数据仿真时间 1.5小时； l路输入 4294/19 *2=226小时; 9天 2路输入 4294*4294/19 *2=970444 小时; 40435天 110年 浮点IP验证介绍 2016-12-21 验证的含义 验证平台结构 Driver激励生成 1 2 3 Checker比对 4 验证的含义 验证：采用不同的方式确保设计的最终实现与实际需求相一致的过程。 目的：发现待测设计所有的Bug，或者证明没有Bug。 依据：功能正确性、完备性； 正确性 Checker 比对Pass 完备性 覆盖率100% 验证平台结构 IC验证体系一般有验证平台（Testbench）和待测设计（DUT，Design Under Test）构成。 DUT：浮点运算IP core。 Driver激励生成 数据信号： 普通单精度浮点数； corner数据（浮点测试数据包） 0、无穷、非规格化、NaN Driver激励生成 浮点数据包提供了4400个浮点数据，覆盖32bit的01变换情况 1. 每bit依次0、1翻转；每bit依次由0翻转为1；由1翻转为0； 2. Driver激励生成 浮点数据包提供4租不同数据量的组合 指数 尾数 数据量 e_22 s_4 88 e_50 s_4 200 e_22 s_88 1936 e_50 s_88 4400 Driver激励生成 控制信号： axi_stream接口信号： 连续的valid、ready信号； 随机valid、ready信号； Checker比对 使用Xilinx提供的浮点运算C函数作为Reference Model； 使用流程： 1）编写c程序，通过文件形式读取数据； 2）编译生成可执行文件； 3）通过perl脚本集成到Testbench； 4）启动c运算； （验证平台主要包括3部分，Driver，Refenrence Model，Checker；Driver用于生成测试激励，包括数据信号和控制信号；此部分使用SystemVerilog编写，因为SystemVerilog在生成随机信号方面比较灵活生成的数据包括两种；一为专门用于测试浮点数运算的corner data，这个数据包是由网上下载的，能够保证单精度浮点数的每一位的0、1翻转都能被测试到；另一种为随机生成的单精度浮点数；控制信号主要为axi_stream接口协议的控制信号，此部分调用了VIVADO生成的axi_stream接口转换模块，能够生成标准axi_stream接口信号，为保证axi_stream接口测试的完备性，Driver要能够生成随机的Valid和ready信号；并保证checker比对正确；） 1900w组数据仿真时间 1.5小时； l路输入 4294/19 *2=226小时; 9天 2路输入 4294*4294/19 *2=970444 小时; 40435天 110年 1900w组数据仿真时间 1.5小时； l路输入 4294/19 *2=226小时; 9天 2路输入 4294*4294/19 *2=970444 小时; 40435天 110年