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Libero IDE FPGA开发流程简要说明.pdf
Libero IDE FPGA 开发流程简要说明 一．第一步，新建工程 1. 打开lebero ide 软件，new project 2. 工程名和路径不能包含中文，选择Verilog hdl ，然后next 3. 选择器件型号，封装，然后next 4. 有必要的话，在这里添加相应文件，然后finish 5. 工程建立后的界面 二，设计输入 1. 选择菜单命令 file – new, 建立SmartDesign 工程和verilog hdl 文件 2. 可以通过import 功能导入现有的verilog hdl 文件 3. 右键点击work 下相应的verilog 文件， 选择instantiate 在原理图中生成相应图形模块 4. 右击模块输入，输出接口，选择Promote to top level，生成顶层端口 5. 按Ctrl 键，选择要连接的端口，右击选择connect 就可以连接端口 6.原理图画完之后，保存一下，然后右击work 下的输入设计名，选择Generate component 三．综合 1.点击 综合 2. 在 Synthesis 界面上点击 run ，生成综合文件 3. 四，分配芯片管脚 1. 点击 I/O Attribute Editor 图标，新建pdc 格式文件 2，分配管脚，保存文件 五， 布局布线 1，点击Designer，启动布局布线 2，界面如图，step1 - step2 - step3 - step 4 3, 前面建立的pdc 文件已经分配过管脚，step 2 中 ，可以检查或修改一下即可 六，下载pdb 文件 1, 启动FlashPro 2, 连接下载线，点击PROGRAM 3, 如果芯片被加密的话，先用对应的文件檫除芯片，然后在选择新的文件
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