(数字电子技术）CH38组合电路的VHDL语言描述及仿真.pdf

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2017-06-30 发布于浙江
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LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY decoder38 IS 3. 8 组合逻辑电路的VHDL 描述及其仿真 PORT(a : IN STD_LOGIC_VECTOR(2 DOWNTO 0); [ 例3 .8 .1 ] 3线-8线译码器的VHDL描述及仿真 y: OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); END decoder38; ARCHITECTURE one OF decoder38 IS BEGIN PROCESS (a) BEGIN CASE a IS WHEN 000 = y= WHEN 001 = y= WHEN 010 = y= WHEN 011 = y= WHEN 100 = y= WHEN 101 = y= WHEN 110 = y= WHEN 111 = y= WHEN OTHERS =null ; END CASE; END PROCESS; END one; LIBRARY IEEE; [例3 .8 .2 ] 8线-3线优先编码器的VHDL 描述及仿真 USE IEEE.STD_LOGIC_1164.ALL; ENTITY encoder83 IS PORT( d : IN STD_LOGIC_VECTOR(7 DOWNTO 0); encode: OUT STD_LOGIC_VECTOR(2 DOWNTO 0)); END encoder83; ARCHITECTURE one OF encoder83 IS BEGIN encode = 111 when d(7) = 1 else 110 when d(6) = 1 else 101 when d(5) = 1 else 100 when d(4) = 1 else 011 when d(3) = 1 else 010 when d(2) = 1 else 001 when d(1) = 1 else 000 when d(0) = 1 ; END one; LIBRARY IEEE; [例3 .8 .3 ] 4 选1 数据选择器的VHDL 描述及仿真 USE IEEE.STD_LOGIC_1164.ALL; ENTITY mux41 is PORT (a,b,c,d : IN STD_LOGIC; s : IN STD_LOGIC_VECTOR(1 DOWNTO 0); z : OUTSTD_LOGIC); END mux41; ARCHITECTURE one OF mux41 IS BEGIN PROCESS (s ,a,b,c,d) BEGIN CASE s IS WHEN 00 = z= a; WHEN 01 = z= b; WHEN 10 = z= c; WHEN 11 = z= d; WHEN OTHERS =z= x; END CASE; END PROCESS; END one;