(数字电子技术）CH45触发器的VHDL语言描述及仿真.pdf

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2017-06-30 发布于浙江
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4.5 触发器的VHDL描述及其仿真 4.5 [例4.5.1] 同步D触发器的VHDL描述和仿真 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY d_ff is PORT (d,clk,reset : INSTD_LOGIC; q : OUTSTD_LOGIC); END d_ff; ARCHITECTURE one OF d_ff IS BEGIN PROCESS (clk) BEGIN IF clkEVENT AND clk=1 THEN IF reset=1 THEN Q=0; ELSE q=d; END IF; END IF; END PROCESS; END one; [例4.5.2] 边沿JK触发器的VHDL描述和仿真 LIBRARY IEEE; ELSIF J=1 AND k=1 THEN USE IEEE.STD_LOGIC_1164.ALL; q_s=NOT q_s; ENTITY jk_ff is END IF; PORT (j,k,clk : IN STD_LOGIC; END IF; q, qn : OUT STD_LOGIC); END PROCESS; END jk_ff; q=q_s; ARCHITECTURE one OF jk_ff IS qn=not q_s; SIGNAL q_s : STD_LOGIC; END one; BEGIN PROCESS (j,k,clk) BEGIN IF clkEVENT AND clk=1 THEN IF J=0 AND k=0 THEN q_s= q_s; ELSIF J=0 AND k=1 THEN q_s=0; ELSIF J=1 AND k=0 THEN q_s=1;