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互補式金氧半(CMOS)積體電路在奈米製程下之 靜電放電防護方法 工研院系統晶片技術中心 曾當貴 柯明道 1 目錄 1. 摘要 2.簡介 3. Already-on (native) 元件及其特性分析 4. 具有 already-on (native) 元件的ESD 防護設計 5. 結論 6. 參考論文 2 1. 摘要 在奈米 CMOS積體電路中，靜電放電 (ESD) 防護能力隨著元件的尺寸縮減而大幅 地降低，傳統的 ESD 防護電路設計及方法已不堪使用，所以在奈米製程中ESD 防護元件的挑選及ESD 防護電路設計必需更加以改良。在此篇論文中，我們針 對一個具有初始導通特性 already-on (native)的 NMOS 元件，研究其ESD 元件特 性，並提出其在奈米 CMOS積體電路上的創新應用。這種 already-on (native) NMOS 元件具有較低或是負臨界電壓(threshold voltage)的特性。當 IC受到 ESD 轟擊時，這種 already-on (native) 元件會具有初始導通的特性，也就是說，當IC 浮接時，這種 already-on (native) 元件就會在導通狀態下來等待ESD的轟擊。所 以這種already-on (native) 元件在理論上具有最快的導通速度及最低的觸發電 壓。如此，才能有效率地保護在奈米製程中超薄的閘極氧化層 (厚度小於 15Å) 。 IC在一般正常操作下，為了使這種 already-on (native) 元件關閉來避免不必要的 漏電流，該元件的閘極需要加上一負偏壓來關閉元件的通道。在此，我們亦提出 一個可以應用在積體電路上的負偏壓產生電路及應用此 already-on (native) 元件 的全晶片 ESD 防護電路架構。更重要的是，此already-on (native) 元件及負偏壓 產生電路都是與目前半導體製程相容的，也就是不需要花額外的光罩成本就可以 達成。 2.簡介 在目前深次微米積體電路產品中， ESD 對 IC的傷害已經成為嚴重地可靠度問 題。在過去 CMOS IC 產品中，ESD保護元件大部份利用 NMOS 、PMOS 、厚氧 化層元件 (FOD) 、二極體、寄生的雙載子電晶體(BJT)或是矽控整流器 (SCR) 。這 些傳統的 ESD保護元件在 IC遭受到 ESD轟擊時的起始瞬間是保持關閉狀態， ESD過電壓轟擊時，元件會因為 pn 接面崩潰而觸發 ESD 元件的導通，進而排放 ESD電流。這些傳統 ESD 元件的導通特性是具有高的崩潰電壓，為了有效地保 護積體電路中越來越薄越脆弱的閘極氧化層，閘極耦合 [1]-[2]及基體觸發技術 [3]-[6]已經被用來降低這些傳統元件的觸發電壓及加速其導通速度。然而，在即 將面對的奈米積體電路，閘極氧化層已經薄到小於 15Å ，為了保護如此薄又脆弱 的閘極氧化層， ESD 防護元件的導通速度勢必需要再加強，並且其觸發電壓還 要再降低，如此才能有效箝制過電壓 ESD的轟擊。在本論文中，我們提出全新 的 ESD 防護元件及電路設計，並成功地在 130 奈米CMOS 製程中驗證。這 already-on (native) 元件的製作是不須額外的成本，且是與現有製程完全相同的。 3. Already-on (native) 元件及其特性分析 3.1 Already-on (native) 元件結構 在本論文中所提到的 already-on (native) 元件是一種MOS結構，其與一般 MOS 結構不同的是元件本身不在 Nwell中也不在 Pwell中，而是利用光罩層次的邏輯 3 運算使其 MOS結構直接製作在 p-substrate中，其元件結構如圖一所示。 Normal PMOS device Al ready-on (Native) Normal NMOS devi ce