基于FPGA的交织器,深圳大学,通信系统中串行数据交织器的设计.docxVIP

深 圳 大 学 实 验 报 告 课程名称： 硬件描述语言与逻辑综合 实验项目名称： 通信系统中串行数据交织器的设计 学院： 电子科学与技术学院 专业： 电子科学与技术 指导教师： 刘春平 报告人 学号： 班级： 电子（2）班 实验时间： 实验报告提交时间： 实验原理 交织器是通信编码中抗突发干扰的一种重要手段，将突发干扰产生的分布集中的误码分散到信息数据中，以便采用纠错编码的方法进行纠错。本项目要求设计一个行列交织器，如图所示，PN码发生器模拟数据源产生串行数据，按行写入一m???n列的RAM中，写满后按列读出。为避免数据丢失，需使用两个这样的RAM交替读写。即一个读时，另一个写。一个写时，另一个读，这样交替循环。因此，会产生一个周期的延时。这里统一要求m和n都选4. 二、源程序 module jiaozhiqi(out,waveout,clk); //输出未交织的out和交织后的waveout,输入50M clk时钟 output out,waveout; input clk; reg [0:0]out; reg [0:0]waveout; reg A0,A1,A2,A3; reg mem_A[3:0][3:0];//4*4的二维寄存器型数组mem_A reg mem_B[3:0][3:0];//4*4的二维寄存器型数组mem_B integer i,j; reg clock,flag; reg[31:0] count; initial//初始化各变量 begin i=0; j=0; A0=1; A1=0; A2=0; A3=1; flag=0; count=0; clock=0; end //将clk分频,产生交织器所需的频率clock always @(posedge clk) begin if(count==1) begin count=0; clock=~clock; end else count=count+1; end always @(posedge clock) //伪随机码发生器 begin A0=A0^A3; A1=A0; A2=A1; A3=A2; end always @(posedge clock)//对mem_A或mem_B中的数据进行交织 begin j=j+1; if(j3) //利用i和j控制mem_A和mem_B按行输入，按列输出 begin j=0; i=i+1; end if(i3) begin i=0; flag=~flag;//每输入完16个数据，标志位发生一次变化。标志位用于控制 mem_A写mem_B读，还是mem_B写mem_A读 end if(flag==0) //这个周期实现mem_A按行写，mem_B按列读 begin mem_A[i][j]=A3; //mem_A按行写 out=mem_B[i][j]; //mem_B按行读，即mem_B交织前的数据 waveout=mem_B[j][i];//mem_B按列读，即mem_B交织后的数据 end else //这个周期实现mem_B按行写，mem_A按列读 begin mem_B[i][j]=A3; //mem_B按行写 out=mem_A[i]