第二章 组合逻辑电路分析-含动画-new.ppt

2.3 组合逻辑电路的时序分析 （3）增加冗余项法 当竞争冒险是由单个变量的值发生变化引起时，可用增加冗余项的方法予以解决。 例：在前面介绍的函数 的卡诺图中，将两个分属不同包围圈但相邻的最小项合并，增加一个圈，则对应的表达式变成了 ∵当B=C=1时，BC与门输出的1使输出端输出波形维持高电平 ∵瞬间的低电平干扰脉冲不再出现，竞争冒险得以解决 2.2.2 译码器 4．译码器集成电路 集成的译码器有3线-8线译码器（74138） 2.2.2 译码器 74HC148功能说明： （1） 、 、E3为输入使能控制端，当 = =0，E3=1时，译码器工作；当E1=1或 =1或E3=0时，译码器不工作，所有输出端均输出高电平。 （2）译码器工作时，A0~A2为编码输入端， 为译码输出，输出信号低电平有效，即编码输入时，对应的输出端输出0信号，其余输出端输出1信号。 2.2.3 数据选择器 1．数据选择器（MUX）原理 多路输入、单路输出的组合逻辑电路，又称多路选择器或多路开关 常见的数据选择器 ：2选1数据选择器、4选1数据选择器、8选1数据选择器、16选1数据选择器等等 2.2.3 数据选择器 2． 4选1数据选择器 【例2-9】4选1数据选择器的设计。 解：（1）分析设计要求 4路数据输入信号（D0、D1、D2、D3） 1路输出信号（Y） 2位选择控制信号（S1、S0） S1S0＝00时，Y＝D0； S1S0＝01时，Y＝D1； S1S0＝10时，Y＝D2； S1S0＝11时，Y=D3。 2.2.3 数据选择器 2.2.3 数据选择器 3．数据选择器的设计规律 2.2.3 数据选择器 4．数据选择器集成电路 4选1数据选择器（74153） 8选1数据选择器（74151） 2.2.3 数据选择器 说明：74HC153中含有2个4选1数据选择器 （n=0,1）为低电平有效的输出使能控制端 =1：芯片不工作，输出低电平 =0：芯片正常工作 2.2.4 数值比较器 1．数值比较器原理 数值比较器是用于比较两个数的数值大小的逻辑元器件。 数值比较器的示意图 ： 输出变量： gt表示A大于B eq表示A等于B lt表示A小于B 2． 1位二进制数比较器 【例2-10】1位二进制数值比较器的设计。 解：（1）分析设计要求 输入有两个信号，用A、B表示 输出有三个信号，分别用gt、eq、lt代表大于、等于、小于的比较结果 gt＝1表示A＞B，gt＝0表示A≯B eq＝1表示A＝B，eq＝0表示A≠B lt＝1表示A＜B，lt＝0表示A≮B 2.2.4 数值比较器 2.2.4 数值比较器 3．多位二进制数比较器 比较的方法：从高位向低位逐位依次进行比较 当被比较的两个高位数字不等时，即可得到比较结果 只有当两个高位的数字相同时，才比较较低位的数字 【例2-11】4位二进制数比较器的设计。 解：（1）分析设计要求 输入信号分别为A数（A3A2A1A0）、B数（B3B2B1B0） 输出信号仍然是gt、eq、lt ∵比较的方法：从高位向低位逐位比较 ∴设定中间变量gt3～gt0，eq3～eq0，lt3~lt0 分别对应各相应位置的二进制数的比较结果 2.2.4 数值比较器 2.2.4 数值比较器 2.2.4 数值比较器 4．数值比较器集成电路 集成的数值比较器有4位比较器（7485） 2.2.4 数值比较器 说明：Cascading Inputs中的3输入信号是级联输入信号，主要用于多个74HC85联合构成多位数值比较器（例如2个74HC85可构成8位数值比较器）时，芯片之间的连接。 2.2.5 加法器 1．加法器原理 加法器是进行算数加法运算的逻辑元器件。 加法器的示意图 ：