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2017-06-23 发布于河南
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数字逻辑设计及应用习题_7章.ppt

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数字逻辑设计及应用习题_7章

习题7.41 由上图可得功能表如下：通信与信息工程学院DSP教研室范玉衡、钟阳 */31 C D Q* QN* 1 0 0 1 1 1 1 0 0 X Q QN 由功能表可看出，与D锁存器一致。习题7.41 少了一个反相器。上图中，D只需驱动1个与非门；而课本上，D需驱动2个与非门。所以相比课本上的图，上图可以降低D 输入端的输入驱动能力。通信与信息工程学院DSP教研室范玉衡、钟阳 */31 习题7.43 通信与信息工程学院DSP教研室范玉衡、钟阳 */31 习题7.46 通信与信息工程学院DSP教研室范玉衡、钟阳 */31 状态/输出表 Q1Q2 X Z 0 1 00 01 10 0 01 11 01 0 11 01 00 1 10 01 11 0 Q1*Q2* 由于使用的是D 触发器，所以状态/输出表也等价于转移/激励表。习题7.46 通信与信息工程学院DSP教研室范玉衡、钟阳 */31 对于D1： 00 01 11 10 0 1 1 1 1 Q1Q2 X 习题7.46 通信与信息工程学院DSP教研室范玉衡、钟阳 */31 对于D2： 00 01 11 10 0 1 1 1 1 1 1 1 Q1Q2 X 习题7.46 通信与信息工程学院DSP教研室范玉衡、钟阳 */31 对于输出Z： 00 01 11 10 0 1 1 1 Q1Q2 X 习题7.52 通信与信息工程学院DSP教研室范玉衡、钟阳 */31 Q1Q2 XY Z 00 01 10 11 00 00 01 01 10 1 01 01 10 10 11 0 10 10 11 11 00 0 11 11 00 00 01 0 Q1*Q2* 状态/输出表输出方程：习题7.52 通信与信息工程学院DSP教研室范玉衡、钟阳 */31 对于D1： 00 01 11 10 00 1 01 1 1 1 11 1 10 1 1 1 XY Q1Q2 习题7.52 通信与信息工程学院DSP教研室范玉衡、钟阳 */31 对于D2： 00 01 11 10 00 1 1 01 1 1 11 1 1 10 1 1 XY Q1Q2 谢谢通信与信息工程学院DSP教研室范玉衡、钟阳 yuhengfan@163.com 823517957@ * * 数字逻辑设计及应用习题第七章通信与信息工程学院 DSP教研室范玉衡、钟阳 yuhengfan@163.com 823517957@ 习题7.4 S-R锁存器原理图：通信与信息工程学院DSP教研室范玉衡、钟阳 */31 Q QN R S 0 0 0 1 1 0 1 1 S R 维持原态 0 1 1 0 0* 0* Q QN 真值表习题7.4 通信与信息工程学院DSP教研室范玉衡、钟阳 */31 Q QN R S 习题7.5 通信与信息工程学院DSP教研室范玉衡、钟阳 */31 Q QN R S 在S-R锁存器中，当S和R都为1时，Q与QN都被强制为0。一旦取消某一个输入，则两个输出重新回到通常的互补状态。但是，若两个输入同时取消，则锁存器将进入振荡状态或亚稳态。习题7.5 通信与信息工程学院DSP教研室范玉衡、钟阳 */31 Q QN R S 习题7.6 通信与信息工程学院DSP教研室范玉衡、钟阳 */31 EN Q T Q 具有使能端的T触发器 EN Qn Qn+1 0 0 0 0 1 1 1 0 1 1 1 0 D CLK Q QL 0 0 1 1 1 0 X 0 保持 X 1 保持 D Q CLK Q D触发器习题7.6 通信与信息工程学院DSP教研室范玉衡、钟阳 */31 D Qn Qn+1 T 0 0 0 0 0 1 0 1 1 0 1 1 1 1 1 0 习题7.7 通信与信息工程学院DSP教研室范玉衡、钟阳 */31 J K Qn Qn+1 T 0 0 0 0 0 1 1 0 0 1 0 0 0 1 0 1 1 0 0 1 1 1 1 0 1 1 0 1 1 1 0 1 习题7.8 通信与信息工程学院DSP教研室范玉衡、钟阳 */31 S-R锁存器真值表 0 0 0 1 1 0 1 1 S R 维持原态 0 1 1 0 0* 0* Q QN 74x74D触发器真值表 PR_L CLR_L D Q QN 0 0 X 0* 0* 0 1 X 1 0 1 0 X 0 1 1 1 0 0 1 1 1 1 1 0 习题7.8 通