数码管计时verilog.docVIP

数码管计时 学习笔记 `timescale 1ns / 1ps //////////////////////////////////////////////////////////////////////////////// module seg7( clk,rst_n, ds_stcp,ds_shcp,ds_data ); ? input clk; //25M输入时钟信号 input rst_n; //复位信号输入，低有效 ? output ds_stcp; //74HC595的并行时钟输入，上升沿将当前串行输入数据并行输出 output ds_shcp; //74HC595的串行时钟输入，上升沿锁存当前串行输入数据 output ds_data; //74HC595的串行数据输入 ? //数码管显示 0~F 对应段选输出 parameter SEG_NUM0 = 8h3f,//c0, SEG_NUM1 = 8h06,//f9, SEG_NUM2 = 8h5b,//a4, SEG_NUM3 = 8h4f,//b0, SEG_NUM4 = 8h66,//99, SEG_NUM5 = 8h6d,//92, SEG_NUM6 = 8h7d,//82, SEG_NUM7 = 8h07,//F8, SEG_NUM8 = 8h7f,//80, SEG_NUM9 = 8h6f,//90, SEG_NUMA = 8h77,//88, SEG_NUMB = 8h7c,//83, SEG_NUMC = 8h39,//c6, SEG_NUMD = 8h5e,//a1, SEG_NUME = 8h79,//86, SEG_NUMF = 8h71;//8e; ? //数码管位选 0~3 对应输出 parameter SEG_WE0 = 4b1110, SEG_WE1 = 4b1101, SEG_WE2 = 4b1011, SEG_WE3 = 4b0111; ? //递增数据产生单元 reg[24:0] cnt_1s; //1s计数器，0时钟频率25MHz） reg[15:0] dis_data; //数码管显示数据，16位 ? ? //1s定时计数 always @(posedge clk or negedge rst_n) if(!rst_n) cnt_1s = 25d0; else if(cnt_1s == 25d24_999_999) cnt_1s = 25d0; else cnt_1s = cnt_1s+1b1; ? wire done_1s = (cnt_1s == 25d24_999_999); //1s定时到标志位，高有效一个时钟周期 ? ? //显示数据每秒递增 always @(posedge clk or negedge rst_n) if(!rst_n) dis_data = 16d0; else if(done_1s) dis_data = dis_data+1b1; ? //------------------------------------------------- //分时显示数据控制单元 reg[7:0] seg_num; //当前显示数据 reg[7:0] seg_duan; //7段数码管段选信号（包括小数点为8段） reg[3:0] seg_wei; //7段数码管位选信号 ? reg[7:0] cnt_4; //分时计数器，每个clk自加“1” always @(posedge clk or negedge rst_n) if(!rst_n) cnt_4 = 8d0; else cnt_4 = cnt_4+1b1; ? //显示数据，1s内seg_num不变，直到dis_data变化此信号才发生变化 always @(posedge clk or negedge rst_n) if(!rst_n) seg_num = 8h00; else case(cnt_4[7:6]) 2b00: seg_num = dis_data[3:0]; //00h~3fh 2b01: seg_num = dis_data[7:4]; //40h~7fh 2b10: seg_num = dis_data[11:8]; //80h~bfh 2b11: seg_num = dis_data[15:12]; //c0h~ffh default: seg_num = 8