实验张阿伟.docxVIP

基于Quartus II的硬件描述语言电路设计 一、实验要求 基本要求 1： 由四个数码管显示的计时电路， 低两位按照 20 进制设计，高两位按照 11进制设计。 附加要求 1： 该计时电路具有校准功能,可以按 1Hz 频率校准高两位的显示,可以按 10Hz频率校准低两位的显示； 附加要求 2： 高两位的进制可以任意设置。（不需要从新编译电路） 附加要求 3：在计数到达某整点值时例如 0300 的时刻 （该值可以根据老师的要求设置）,4盏 LED 灯一起按照 10Hz 闪烁 5 秒钟。 实验代码与器件显示 选择器的VHDL源文件 module xuanze(clk0,clk1,choose,clk); input clk0; input clk1; input choose; output clk; reg clk; always if ( choose == 1b1 ) begin clk = clk0; end else if ( choose == 1b0 ) begin clk = clk1; end Endmodule 生成的器件：选择器 功能描述： 选择1kHz和10kHz其中一个作为输出信号 分频器的VHDL源文件 library ieee; use ieee.std_logic_1164.all; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity fenpin is port( clk:in std_logic;---------input clk 50MHz clk_1Hz :out std_logic; clk_10Hz :out std_logic);-------输出clk end fenpin; architecture fwm of fenpin is constant m:integer:=2500000; signal tmp1:std_logic; signal tmp2:std_logic; begin process(clk) variable cout1:integer:=0; variable cout2:integer:=0; begin if clkevent and clk=1 then cout1:=cout1+1; cout2:=cout2+1; if cout1=m*10 then tmp1=0; elsif cout1m*20 then tmp1=1; else cout1:=0; end if; if cout2=m then tmp2=0; elsif cout2m*2 then tmp2=1; else cout2:=0; end if; end if; end process; clk_1Hz=tmp1; clk_10Hz=tmp2; end fwm; 生成的器件：分频器 功能描述： 输入50MHz的时钟信号，经分频 器后输出频率为1Hz和10Hz的两个信号。 计数器的VHDL源文件（2个） LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; entity djishu is port ( clk : in std_logic; d1 : out std_logic_vector(3 downto 0); d2 : out std_logic_vector(3 downto 0); c : out std_logic ); END djishu; architecture fwm of djishu is signal dat1:std_logic_vector(3 downto 0); signal dat2:std_logic_vector(3 downto 0); BEGIN process(clk) begin if clkevent and clk = 1 then if dat1 = 1001 then dat1 =0000; if dat2 = 0001 then dat2 =0000; c=1; else dat2=dat2+1; c=0; end if; else dat1=dat1+1; c=0; end if; end if; end