2013年第四届杨信-基于FPGA简易数字信号传输性能分析仪 - ECDAV.PDFVIP

中国传媒大学 电子设计竞赛设计报告 题 目：基于FPGA 简易数字信号传输性能分析仪 姓 名： 杨信 专 业： 电子信息工程 广播电视工程 指导教师：卢起斌 杜伟韬 摘要 设计一个简易数字信号传输性能分析仪，以两块含 CycloneIII FPGA 芯片的DE0开发板为核心，由FPGA 内部50MHz 时钟通过P 分频得到50kbps 和100 kbps 数据率的数字信号和数 据率10Mbps 的伪随机信号 （模拟信道噪声）。通过2阶有源巴特 沃斯滤波器对数字信号进行滤波限带，然后叠加上幅度较小的伪 随机序列（模拟信道噪声）。方案一：从FPGA 内部直接引出时钟 作为示波器同步信号显示眼图。方案二：对原信号进行曼彻斯特 编码从滤波限带后的基带信号中运用数字锁相环直接提取时钟 作为示波器同步信号显示眼图。本次设计中采用Verilog 语言生 成两个数字信号发生器和同步时钟，并用数字锁相环进行同步时 钟提取。（各部分代码详情见附录） 关键词：FPGA Verilog 语言 有源巴特沃斯滤波器 曼彻斯特编码 数字锁相环 同步时钟 眼图 目录 一．系统方案 1.1 数字信号发生器 1.2 滤波器设计模块 1.3 基带信号时钟提取 1.4 眼图显示 二．电路设计及理论计算 2.1 数字信号发生器及曼彻斯特编码实现 2.2 有源滤波器设计及实现 2.3 基带信号时钟提取 2.4 眼图显示模块 三．实物测试结果及数据 四．问题思考（位同步时钟相位抖动） 一．系统方案 系统框图 本系统主要由两个 M 序列发生器模块，有源滤波器模块，基带 信号同步时钟提取模块和眼图显示模块构成。 1.1 数字信号发生器 用分频器对FPGA 内部50M 时钟进行分频的到频率为100K 占空 比为50%的时钟信号。每个时钟上升沿触发输出一个数据。得到我们 需要的f (x) 1x 2 x3 x4 x8 数据率为 100kbps 的 M 序列。采用 Verilog 对该逻辑进行硬件描述，具有体积小，重量轻，速度快，可 靠性高等优点。 1.2 滤波器设计模块 本次设计选取选取巴特沃斯滤波器。它的特点是通频带内的频率 响应曲线最大限度平坦，没有起伏，而在阻频带则逐渐下降为零。在 振幅的对数对角频率 的波特图上，从某一边界角频率开始,振幅随着 角频率的增加而逐步减少，趋向负无穷大。而且 2 阶有源巴特沃斯 滤波器可以达到衰减40db /每十倍频程。 1.3 基带信号时钟提取 本次设计采用Verilog 编程利用FPGA 运算速度快和内部资源丰 富，进行同步信号的快速提取。对每个进入FPGA 的基带信号的上升 沿进行快速锁定从而获得位同步信号。 1.4 眼图显示 将滤波后的基带信号接入TDS2022 示波器的CH1，将时钟信号接 入示波器的CH2 并将TRIGGER 中的信源触发方式选为CH2 。最后 将DISPLAY 中的持续时间选为5 秒。这时就可以在示波器上看到清 晰的眼图。 四．电路设计及理论计算 2.1 数字信号发生器及曼彻斯特编码实现 对于数据率为100kbps 的信号，由FPGA 内部50M 时钟进行500 分频得到频率为100K 占空比为50%的时钟信号。每次时钟上升沿依 次输出一个数据得到数据率为100kbps 的信号。 上图为信号发生器RTL 框图 另一个数据率为10Mbps 的伪随机序列（模拟信道噪声）设计思 路相同只需将50M 时钟分频得到10M 的时钟信号，每个时钟上升沿 输出一个数据即可得到伪随机序列。 对于曼彻斯特编码，曼彻斯特编码的原理为若输入为 1 编码后输 出为10，若输入为0 编码后输出为01 。因此设计FPGA 编码器时， 需要两个时钟一个频率为 100kHz 另一个频率为 200kHz 。在频率为 100k 时钟上升沿采到数据后另一时钟作为使能。若采到数据为1，使 能为高