PCI-E总线设计总结liguisheng2013-11-08.docVIP

PCI-E设计总结 Name:liguisheng Date:2013-11-08 PCI-E的发展 最初PCI总线是32bit，33Mhz，这样带宽为133Mbps 接着因为在服务器领域传输要求Intel把总线位数提高到64，这样又出现了2种PCI总线，分别为64bit/33Mhz和64bit/66Mhz，当然带宽分别翻倍了，为266Mbps和533Mbps，这个比较通常的名称应该是pci-64，但这好像是intel自己做的，没有行业标准。 同时服务器领域也没闲着，几家厂商联合制定了PCI-X，这个就是真正PCI下一代的工业标准了，其实也没什么新意，就是64bit，133Mhz版本的PCI，那这样带宽就为1Gbps，后来PCI-X 2.0,3.0又分别提升频率，经历过266Mhz，533Mhz，甚至1GMhz这个带宽可以说是非常足够的了，不过这个时候PCI也面临一些问题：一方面是频率提高造成的并行信号串扰，另一方面是共享式总线造成的资源争用，总之也就是说虽然规格上去了，但实际效果可能跑不了这些指标。 民用领域显卡带宽，服务器领域对pci-X，pci-E真正显出优势PCI-E标准的最大特点就是串行总线与并行体系的PCI没有任何相似之处，它采用串行方式传输数据，而依靠高频率来获得高性能，因此PCI Express也一度被人称为“串行PCI”。由于串行传输不存在信号干扰，总线频率提升不受阻碍，PCI Express很顺利就达到2.5GHz的超高工作频率。其次，PCI Express采用全双工运作模式，最基本的PCI Express拥有4根传输线路，其中2线用于数据发送，2线用于数据接收，也就是发送数据和接收数据可以同时进行。相比之下，PCI总线和PCI-X总线在一个时钟周期内只能作单向数据传输，效率只有PCI Express的一半；加之PCI Express使用8b/10b编码的内嵌时钟技术，时钟信息被直接写入数据流中，这比PCI总线能更有效节省传输通道，提高传输效率。第三，PCI Express没有沿用传统的共享式结构，它采用点对点工作模式（Peer to Peer，也被简称为P2P），每个PCI Express设备都有自己的专用连接，这样就无需向整条总线申请带宽 PCI-E2.0速率由2.5Gbps增加到了5Gbps，而PCI-E3.0则高达8Gbps;2.0,3.0可多达x32. 信号列表: 2.0,3.0可多达x32. 电源 +3.3V +12V +3.3Vaux(可选当使用WAKE#时必须用) 时钟、数据信号 REFCLKp/n：参考时钟； PETp/nx：发送数据信号，X1：x=0；X4：x=0~3；X8：x=0~7；X16：x=0~15；2.0,3.0可多达x32. PERp/nx：接收数据信号，X1：x=0；X4：x=0~3；X8：x=0~7；X16：x=0~15；2.0,3.0可多达x32. 管理、控制信号 PRSNT1#/2#：在位指示信号，PRSNT2#可能有多个，使用时只有最后一个有效 WAKE#：唤醒信号，用来唤醒子板的主电源、REFCLK，子板可不支持该功能 RERST：复位信号 SMBUS：SMBUS总线 JTAG：JTAG 设计指南 原理设计 母板提供电源、REFCLK、WAKE#、PERST#、SMBUS、JTAG信号； 数据信号收发点对点连接(交流耦合),根据需求,X1：1对收发；X4：4对收发，依此类推； PRSNT信号处理：子卡上将PRSNT1#和最远端的PRSNT2#短接；母板将PRSNT1#接地，PRSNT2#上拉，然后检测PRSNT2#的电平如下图； PCB设计 针对PCI-E1.0： REFCLK 到所有deivce的REFCLK在母板上15in等长，在子卡上4in的等长； REFCLK 发送到接收延迟必须小于10ns； REFCLK p/n 5mil等长； 数据信号，确保满足下图lane-to-lane skew 数据交流耦合电容放在发送端(因为热拔插的因素).