基于FPGA状态机实现.docVIP

序列检测有限状态机的实现 有限状态机 有限状态机是绝大部分控制电路的核心结构，是表示有限个状态以及在这些状态之间转移和动作等行为的数学模型有限状态机是指输出取决于过去输入部分和当前输入部分的时序逻辑电路。一般来说，除了输入部分和输出部分外，有限状态机还含有一组具有“记忆”功能的寄存器，这些寄存器的功能是记忆有限状态机的内部状态，它们常被称为状态寄存器。在有限状态机中，状态寄存器的的下一个状态不仅与输入信号有关，而且还与该寄存器的当前状态有关，因此有限状态机又可以认为是组合逻辑和寄存器逻辑的一种组合。在实际的应用中，根据有限状态机是否使用输入信号，可将其分为Moore型有限状态机和Mealy型有限状态机两种类型。Moore型有限状态机 其输出信号仅与当前状态有关，即可以把Moore型有限状态的输出看成是当前状态的函数。Mealy型有限状态机 其输出信号不仅与当前状态有关，而且还与所有的输入信号有关，即可以把Mealy型有限状态机的输出看成是当前状态和所有输入信号的函数。module Moore( input din, input clk, input rst, output reg op ); reg [1:0] current,next; parameter S0 = 2b00,S1 = 2b01,S2 = 2b10,S3 = 2b11; always@(posedge clk or negedge rst) begin if(!rst) current = 2b00; else current = next; end always@(current or din) begin case(current) S0:begin op = 0; if(din == 0) next = S0; else next = S1; end S1:begin op = 0; if(din == 0) next = S0; else next = S2; end S2:begin op = 0; if(din == 0) next = S0; else next = S3; end S3:begin op = 1; if(din == 0) next = S0; else next = S3; end default:begin op = 0; next = S0; end endcase end endmodule 2、Mealy型状态机源程序 module Mealy( input clk, input rst, input din, output reg op ); reg [1:0] current,next; parameter S0 = 2b00,S1 = 2b01,S2 = 2b10,S3 = 2b11; always@(posedge clk or negedge rst) begin if(!rst) current = 2b00; else current = next; end always@(current or din) begin case(current) S0:begin op = 0; if(din == 0) next = S0; else next = S1; end S1:begin op = 0; if(din == 0) next = S0; else next = S2; end S2:begin if(din == 0) next = S0; else begin next = S3; op = 1; end end S3:begin if(din == 0) begin next = S0; op = 0; end else next = S3; end default:begin op = 0; next = S0; end endcase end endmodule 功能仿真 在所建工程下添加test文件，用来进行逻辑功能验证。试输入二进制数列010110111011110000