第三讲 RTL概念与RTL级建模.pptVIP

这种形式的组合逻辑电路应用非常广泛，如果不考虑代码的复杂性，几乎任何组合逻辑电路都可以用这种方式建模。always模块的敏感表为所有判定条件和输入信号，请读者在使用这种结构描述组合逻辑时，一定要将敏感表写完整。如前所述，在always模块中推荐使用阻塞赋值“=”，虽然信号被定义为reg型，但是最终综合实现的结果并不是寄存器，而是组合逻辑，将信号定义为reg型只是为了满足语法要求而已。 这个设计的难点在于如何调整所有时钟的相位关系。本例巧妙地通过对计数器每个bit 的反向处理，完成了所有分频后时钟的相位调整，保证了3 个分频后时钟的相位严格同相。 这3 个派生时钟与源时钟相比有一个非常小的相位差，这个相位差是由寄存器的固有Tco (Clock to Output 延时)和计数器累加的组合逻辑造成的。一般来说在PLD 中寄存器固有 Tco 的典型值为1 ~2ns ，而简单加法运算的组合逻辑门延时也约为ns 级，这两个延时的总 和与时钟周期相比微乎其微。如果忽略这个ns 级的延时，则可以认为通过每个分频时钟的 反向，使3 个分频时钟与源时钟同相，也就是说这4 个时钟拥有共同的上升沿。 复位电路是每个数字逻辑电路中最重要的组成部分之一。复位电路的工作目的有两个方 面:第一是仿真的时候使电路进入初始状态或者其他预知状态:第二是对于综合实现的真实 电路，通过复位使电路进入初始状态或者其他预知状态。一般来说，逻辑电路的任何一个寄 存器、存储器结构和其他逻辑单元都必须要附加复位逻辑电路，以保证电路能够从错误状态 中恢复，可靠地工作。 常用的复位信号为低电平有效信号，在应用时外部引脚接上拉电阻，这样能增加复位电 路的抗干扰性能。 复位方式大致分为两类，即同步复位和异步复位。这两种复位方式各有优缺点，其应用 场合也各不相同。 指定同步复位时， always 的敏感表中仅有时钟沿信号，仅仅当时钟沿采到同 步复位的有效电平时，才会在时钟沿到达时刻进行复位操作。如果目标器件或 可用库中的触发器本身包含同步复位端口，则在实现同步复位电路时可以直接 调用同步复位端。然而很多目标器件(如PLD) 和ASIC 库的触发器本身并不 包含同步复位端口，这样复位信号与输入信号组成某种组合逻辑(比如复位低 电平有效，只需复位与输入信号两者相与即可) ，然后将其输入到寄存器的输 入端。为了提高复位电路的优先级，一般在电路描述时使用带有优先级的 if...else 结构，复位电路在第一个if 下描述，其他电路在else 或else...if 分支 中描述。 串并转换建模 小数据量：移位寄存器 排列顺序有规定：case语句判断实现 复杂情况：状态机 reg [7: 0] pal_out; always @ (posedge clk or negedge rst) if (!rst) pal_out = 8b0; else pal_out = {pal_out , srl_in}; 同步复位和异步复位 复位电路是每个数字逻辑电路中最重要的组成部分之一。 工作目的：第一是仿真的时候使电路进入初始状态或者其他预知状态；第二是对于综合实现的真实电路，通过复位使电路进入初始状态或者其他预知状态。 常用的复位信号为低电平有效信号，在应用时外部引脚接上拉电阻，这样能增加复位电路的抗干扰性能。 复位方式大致分为两类：同步复位和异步复位。 同步复位电路建模 指定同步复位时，always 的敏感表中仅有时钟沿信号，仅仅当时钟沿采到同步复位的有效电平时，才会在时钟沿到达时刻进行复位操作。 如果目标器件或可用库中的触发器本身包含同步复位端口，则在实现同步复位电路时可以直接调用同步复位端。 为了提高复位电路的优先级，一般在电路描述时使用带有优先级的if...else 结构，复位电路在第一个if下描述，其他电路在else 或else...if 分支中描述。 例：同步复位电路建模 always @ (posedge clk) if (! rst ) begin …… end else begin …… end 优点： 同步复位利于基于周期机制的仿真器进行仿真 使用同步复位可以设计100% 的同步时序电路，有利于时序分析，其综合结果的频率往往较高 同步复位仅在时钟的有效沿生效，可以有效地避免因复位电路毛刺造成的亚稳态和错误 缺点： 很多目标器件(如FPGA 和CPLD) 和ASIC 库的触发器本身并不包含同步复位端口，使用同步复位会增加更多逻辑资源 同步复位的最大问题在于必须保证复位信号的有效时间足够长，这样才能保证所有触发器都能有效地复位。实际上，只有同步复位大于时钟最大周期，加上同步信号穿过的组合逻辑路径延