verilog有限状态机的设计.pptVIP

用状态机设计模5计数器 8.4 有限状态机设计要点 1．起始状态的选择 ： 起始状态是指电路复位后所处的状态，选择一个合理的起始状态将使整个系统简洁、高效。多数EDA软件会自动为基于状态机的设计选择一个最佳的起始状态。 8.4 有限状态机设计要点 2．有限状态机的同步复位 3．有限状态机的异步复位 多余状态的处理 一般有如下两种处理多余状态的方法： （1）在case语句中用default分支决定如果进入无效状态所采取的措施； （2）编写必要的Verilog源代码明确定义进入无效状态所采取的行为。 8.5 用状态机设计流水灯 采用有限状态机设计一个彩灯控制器，要求控制18个LED灯实现如下的演示花型： 从两边往中间逐个亮；全灭； 从中间往两头逐个亮；全灭； 循环执行上述过程。 8.6 状态机A/D采样控制电路 习 题 8 8.4 用状态机设计一个交通灯控制器，设计要求：A路和B路，每路都有红、黄、绿三种灯，持续时间为：红灯45 s，黄灯5 s，绿灯40 s。A路和B路灯的状态转换是： （1）A红，B绿（持续时间40 s）； （2）A红，B黄（持续时间5 s）； （3）A绿，B红（持续时间40 s）； （4）A黄，B红（持续时间5 s）。 8.5 设计一个汽车尾灯控制电路。已知汽车左右两侧各有3个尾灯，要求控制尾灯按如下规则亮灭。 （1）汽车沿直线行驶时，两侧的指示灯全灭； （2）右转弯时，左侧的指示灯全灭，右侧的指示灯按000，100，010，001，000循环顺序点亮； （3）左转弯时，右侧的指示灯全灭，左侧的指示灯按与右侧同样的循环顺序点亮； （4）如果在直行时刹车，两侧的指示灯全亮；如果在转弯时刹车，转弯这一侧的指示灯按上述的循环顺序点亮，另一侧的指示灯全亮。 * * 第8章 Verilog有限状态机设计 8.1 有限状态机 摩尔型（Moore）状态机 米里型（Mealy）状态机 module fsm(clk,clr,z,qout); input clk,clr; output reg z; output reg[2:0] qout; always @(posedge clk or posedge clr) //此过程定义状态转换 begin if(clr) qout=0; //异步复位 else case(qout) 3b000: qout=3b001; 3b001: qout=3b010; 3b010: qout=3b011; 3b011: qout=3b100; 3b100: qout=3b000; default: qout=3b000; /*default语句*/ endcase end always @(qout) /*此过程产生输出逻辑*/ begin case(qout) 3b100: z=1b1; default:z=1b0; endcase end endmodule （1）用三个过程描述：即现态（CS）、次态（NS）、输出逻辑（OL）各用一个always过程描述。 （2）双过程描述（CS+NS、OL双过程描述）：使用两个always过程来描述有限状态机，一个过程描述现态和次态时序逻辑（CS+NS）；另一个过程描述输出逻辑（OL）。 （3）双过程描述（CS、NS+OL双过程描述）：一个过程用来描述现态（CS）；另一个过程描述次态和输出逻辑（NS+OL）。 （4）单过程描述：在单过程描述方式中，将状态机的现态、次态和输出逻辑（CS+NS+OL）放在一个always过程中进行描述。 8.2 有限状态机的几种描述方式 “101”序列检测器的Verilog描述（三个过程） module fsm1_seq101(clk,clr,x,z); input clk,clr,x; output reg z; reg[1:0] state,next_state; parameter S0=2b00,S1=2b01,S2=2b11,S3=2b10; /*状态编码，采用格雷（Gray）编码方式*/ always @(posedge clk or posedge clr) /*该过程定义当前状态*/ begin if(clr) state=S0; //异步复位，s0为起始状态 else state=next_state; end always @(state or x) /*该过程定义次态*/ begin case (state) S0:begin if(x) next_state=S1; else next_state=S0; end S1:begin if(x