计算机组织及系统结构第四章习题答案.docVIP

第 4 章 习 题 答 案 3. 已知某机主存空间大小为64KB，按字节编址。： （1）若用1K×4位的SRAM芯片构成该主存储器，需要多少个芯片？ （2）主存地址共多少位？几位用于选片？几位用于片内选址？ （3）画出该存储器的逻辑框图。 参考答案： （1）64KB / 1K×4位 = ×2 = 128片（2）因为是按字节编址主存地址共16位，6位选片，10位片内选址。 （3）下图中片选信号CS有效。 4. 用64K×1位的DRAM芯片构成256K×8位的存储器要求： 计算所需芯片数，并画出该存储器的逻辑框图。 若采用刷新方式，每单元刷新间隔不超过2ms，则刷新信号是多少？若采用集中刷新方式，则存储器刷新一遍最少用多少读写周期？ 参考答案： 256KB / 64K×1位 = 4×32片图中片选信号CS有效采用异步刷新时，因为DRAM芯片存储阵列为64K=256×2562ms/256=7.8μs产生一次刷新信号集中刷新时，整个存储器刷新一遍需要256个存储（读写）周期。 5. 用8K×8位的EPROM芯片组成32K×16位的只读存储器，试问： 数据寄存器最少应有多少位？ 地址寄存器最少应有多少位？ 共需多少个EPROM芯片？ 画出该只读存储器的逻辑框图。 参考答案： 数据寄存器最少16位 （2）地址寄存器最少15位（按字编址）16位（按字编址）共需要 32K×16位 / 8K×8位=×2 = 8片该只读存储器的逻辑框图图中片选信号CS有效 某计算机中已配有0000H7FFFH的ROM区域，现在再用8K×4位的RAM芯片形成32K×8位的存储区域，CPU地址总线为A0-A15，数据总线为D0-D7，控制信号为R/W#（读/写）、MREQ#（访存）。要求说明地址译码方案，并画出ROM芯片、RAM芯片与CPU之间的连接图。7FFFH为ROM区，剩下的所有地址空间都用8K×4位的RAM芯片 参考答案： CPU地址线共16位，故存储器地址空间为0000HFFFFH，其中8000H～FFFFH为RAM区，共215=32K个单元，为32KB，故需8K×4位的芯片数为32KB/8K×4位= 4×2 = 8片。 0000H～7FFFH，RAM区在8000H～FFFFH，所以可通过最高位地址A15来区分，当A15为0选中ROM芯片为选中RM芯片A14和A13片选信号。若CPU地址线为24位，ROM区为000000H007FFFH，则ROM区大小为32KB，总大小为16MB=214KB=512×32KB，所以RAM区大小为511×32KB共需使用RAM芯片数为511×32KB/8K×4位=511×4×2个芯片。 假定一个存储器系统支持体交叉存取，某程序执行过程中访问地址序列为3, 9, 17, 2, 51, 37, 13, 4, 8, 41, 67, 10，则哪些地址访问会发生体冲突？ 参考答案： 对于4体交叉访问的存储系统，每个存储模块的地址分布为： Bank0: 0、4、8、12、16 … … Bank1: 1、5、9、13、17 …37 …41… Bank2: 2、6、10、14、18 … … Bank3: 3、7、11、15、19…51…67 如果给定的访存地址在相邻的次访问中出现在同一个Bank内，就会发生访存冲突。所以17和9、37和17、13和37、8和4发生冲突。 现代计算机中，SRAM一般用于实现快速小容量的ache，而DRAM用于实现慢速大容量的主存。以前超级计算机通常不提供ache，而是用SRAM来实现主存（如，Cray巨型机），请问：如果不考虑成本，你还这样设计高性能计算机吗？为什么？ 参考答案： 不① 主存越大越好，主存大，缺页率降低，因而减少了访问磁盘所需的时间。显然用DRAM芯片比用SRAM芯片构成的主存容量大的多。 ② 程序访问的局部性特点使得cache的命中率很高，因而，即使主存没有用快速的SRAM芯片而是用DRAM芯片，也不会影响到访问速度。 分别给出具有下列要求的程序或程序段的示例： 对于数据的访问，几乎没有时间局部性和空间局部性对于数据的访问，有很好的时间局部性，但几乎没有空间局部性对于数据的访问，有很好的空间局部性，但几乎没有时间局部性对于数据的访问，空间局部性和时间局部性都好假定某机主存1GB，按字节编址。ache的数据区（即不包括标记、有效位等存储区）有64KB，块大小为128字节，采用直接映射和写（rite-through）方式。请问： 主存地址如何划分？要求说明每个字段的含义、位数和在主存地址中的位置。 ache的总容量为多少位？ 参考答案： 主存主存地址为30位ache共64KB/128B=512行（行号）块内地址高14位为标志；中间9位为