第3篇 内部存储器.ppt

* * 课本P91【例5】设存储器容量为32字,字长64位,模块数m=4,分别用顺序方式和交叉方式进行组织。存储周期T=200ns,数据总线宽度为64位, 总线传送周期τ=50ns。问顺序存储器和交叉存储器的带宽各是多少？ 顺序存储器和交叉存储器连续读出m=4个字的数据信息量为 q=4×64=256位 顺序存储器所需要的时间为 t1=m×T=4×200ns=800ns=8×10-7s 故顺序存储器的带宽为 W1=q/t1=256/(8×10-7)=32×107[bit/s] 交叉存储器所需要的时间为 t2= T+ (m-1)×τ=200ns + (4 -1) ×50ns= 350ns =3.5×10-7s 故交叉存储器的带宽为 W1=q/t1=256/(3.5×10-7)=73×107[bit/s] * * 3.6? Cache存储器 3.6.1? Cache基本原理 3.6.3? 替换策略 3.6.4? Cache的写操作策略 3.6.2? 主存与Cache的地址映射 * * 3.6.1 Cache基本原理 使用Cache的原因 CPU速度越来越快，主存储器与CPU的速度差距越来越大，影响CPU的工作效率。 Cache的作用 在CPU和主存之间加一块高速的SRAM（Cache）； 主存中将要被访问的数据提前送到Cache中； CPU访存时，先访问Cache，若没有再进行数据调度。 使用Cache的依据 在一段时间内，CPU所执行的程序和访问的数据大部分都在某一段地址范围内，而该段范围外的地址访问很少； 动画演示： Cache的功能.swf 程序访问的局部性原理 * * 结构模块化 CPU访问Cache或主存时，以字为单位； Cache和主存交换信息时，以块为单位，一次读入一块或多块内容； 每块由若干个字组成； Cache的每行都设置有标记，CPU访问程序或数据时，先访问标记 。 此结构全部由硬件实现； Cache对程序员是透明的，即程序员不必知道是否存在Cache。 1、Cache的基本原理 Cache的一块，也称为一行 动画演示： Cache原理.swf * * 2、Cache的基本构成 存储体 基本单位为字，若干个字构成一个数据块； 地址映射变换机构 用于将主存地址变换为Cache地址，以利用CPU发送的主存地址访问Cache； 替换机构 若要更新Cache中数据时使用的机制； 相联存储器 Cache的块表，快速指示所要访问的信息是否在Cache中； 读写控制 * * 相联存储器 动画演示： 相联存储器的结构.swf * * 命中率是指CPU要访问的信息在Cache中的比率； 失效率＝1- 命中率 影响命中率的主要因素 Cache 容量：过小时，局部信息装不完，命中率低。 过大时，对提高效率不明显，且成本高。 Cache中块的大小：一般用一个主存周期所能调出的单元数（字或字节）作为一个块大小。 3、Cache的命中率 一般95% 命中率＝ 访问信息在Cache中的次数 访问总次数 ×100% * * 主存系统的平均访问时间 Cache/主存系统的平均访问时间ta为 设主存与Cache的速度倍率r = tm/tc，则系统的访问效率e为 e ta tc htc+(1-h)tm tc h+(1-h)r 1 r+(1-r)h 1 ta = htc+(1-h)tm tc ——命中时的Cache访问时间 tm ——未命中时的主存访问时间 h ——命中率 ＝ ＝ ＝ ＝ * * 命中率 h=Nc/(Nc+Nm)=1900/(1900+100)=0.95 主存与Cache的速度倍率 r=tm/tc=250ns/50ns=5 访问效率 e= = =83.3% 平均访问时间 ta=tc/e=50ns/0.833=60ns 课本P94【例6】CPU执行一段程序时，Cache完成存取的次数为1900次，主存完成存取的次数为100次，已知Cache存取周期为50ns，主存存取周期为250ns，求Cache/主存系统的效率和平均访问时间。 r+(1-r)h 1 5+(1-5)0.95 1 * * CPU发出有效的主存地址； 查找相联存储器，判断所要访问的信息是否在Cache中； 若命中，经地址变换机构，变换为相应的Cache地址； CPU直接读取Cache获取数据； 若未命中，则CPU访问主存，并判断Cache是否已满； 若Cache未满，将该数据所在块从主存中调入Cache； 若Cache已满，使用某种替换机制，使用当前数据块替换掉Cache中的