可编程逻辑 音乐曲谱演奏.docVIP

实验三 乐曲演奏电路设计 一．[实验目的和要求] 1、熟悉状态机编写的基本原理 2、掌握状态图的画法 3、掌握mooer类型和mealy类型的状态机的代码编写 4、掌握音乐发生的原理与电路的实现 二．[实验内容] 1、了解乐曲产生的原理：采用FPGA器件驱动小扬声器构成一个乐曲演奏电路。 乐曲能够演奏有两个基本数据：音调——驱动信号的频率和音长——驱动信号持续的时间。只要控制输出到扬声器的激励信号频率的高低和持续的时间，就可以使扬声器发出连续的乐曲声。 音乐的十二平均率规定：每两个8度音（如简谱中的中音1和高音1）之间的频率相差1倍；每两个8度音之间又可分为12个半音，每两个半音的频率比为1/12；音名A（简谱中的低音6）的频率为440Hz。根据该原理计算每个音符的频率： 2、根据乐曲演奏的原理，对乐曲演奏电路进行模块划分： 3、使用Verilog HDL编写乐曲演奏电路，实现《回梦游仙》片段的演奏。 三．[主要实验仪器与器材] 1、计算机 2、FPGA实验开发板 程序代码： 四．实验结果 程序代码： module top(clk,rst,en,speaker,sel,disout); input clk,rst,en; output speaker; output [3:0]sel; output [6:0]disout; wire [3:0] count1,count2,count3,count4; wire [3:0] count11,count13,count12; display m1(clk,count1,count2,count3,count4,sel,disout); music m2(clk,rst,speaker1,count11,count12,count13); always @(posedge clk) begin if(en) begin speaker=speaker1; count1=count11; count2=count12; count3=count13; end end endmodule 音乐的产生： module music(clk,rst,speaker,high,med,low); input clk,rst; output speaker; output[3:0] high,med,low; reg [3:0] high,med,low; reg speaker; reg[19:0] dive,divicount; reg[6:0] counter; reg newclk; reg[22:0] clkcount; //generate speaker always @(posedge clk) begin if(!rst) begin divicount=0;speaker=0; end else begin divicount=divicount+1; if(divicount==dive) begin speaker=~speaker;divicount=0; end end end //generate newclk always @(posedge clk) //分频 begin if(!rst) begin clkcount=0;newclk=0; end else begin clkcount=clkcount+1; if(clkcount==6250000) begin newclk=~newclk;clkcount=0; end //分频后时钟周期为0.25秒 end end always @(posedge newclk) begin case({high,med,low}) //音阶在FPGA中的频率值频率值/2 b0000_0101_0000: dive=31888; b0000_0100_0000: dive=31888; b0000_0110_0000: dive=28409; b0000_0111_0000: dive=25303; b0001_0000_0000: dive=23889; b0010_0000_0000: dive=21276; b0011_0000_0000: dive=18968; b0000_0000_0000: dive=100000; endcase end always @(posedge new