验证--断言.pptxVIP

SystemVerilog断言（SVA）应用说明;2;主题列表;断言重要性;谁定义断言，仅仅验证工程师？;验证工程师定义的断言;断言的测试计划的例子;2014-4-21;即时断言;并发断言;$fatal [ (finish_number,message message_arguments ) ] 仿真工具终止 finish_number可以是0,1,2 控制工具打印的信息 $error [ (message message_arguments ) ] 运行出现严重错误，软件继续执行 $warning [ (message message_arguments ) ] 运行出现警告，软件继续执行 $info [ (message message_arguments ) ] 不严重，仅仅打印信息;2014-4-21;2014-4-21;并发断言语句的结构;可执行的例子;采样数据的函数;可用于断言的系统函数;$past获取几个周期之前的值;序列的声明;时序窗口的设定（拼接concatenation）;重复运算符;Intersect 交集;throughout贯穿和within蕴涵;first_match第一次序列匹配;其它1：使用序列结束点作为同步点”ended”;其它2：多时钟断言;其它2：检测多时钟序列结束点的“matched”;其它3：断言中等待属性成功“expect”;其它4：断言中等待属性成功“expect”;其它5：在序列中处理数据;其它6：sequence的其他使用方法;Sequence的操作符和方法总结;属性的声明;设定检查的起始点---蕴含(implication)算子;不想检验的属性设置算子disable iff;递归属性;递归属性使用的限制;断言声明属性;假定声明属性;覆盖声明属性;绑定运算符”bind”---设计和SVA相连;其他;控制断言的系统函数;注意的规则1;注意的规则2;注意的规则3;建议;参考书籍