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CLK Q1 Q2 例：时钟CP波形如图所示,试画出各触发器Q端的波形,设各输出端Q的初始状态Q=0 。 K=1 CP CP CP Q1 Q2 4.4.3.2 不同类型边沿触发器间的转换 一、转换方法 (一) 转换要求 CP 已有 触发器 转换 逻辑 Q Q 待求触发器 输 入 (二) 转换步骤： 1. 写已有、待求触发器的特性方程； 2. 将待求触发器的特性方程变换为与已有触发器一致； 3. 比较两个的特性方程，求出转换逻辑； 4. 画电路图。 已有集成触发器：D、JK 二、JK ? D、T、T?、RS “JK”的 特性方程： (一) JK ? D “D” 的 特性方程： 转换图 Q Q CP J K 1J C1 IK 1 D (二) JK ? T “T” 的 特性方程： Q Q CP J K 1J C1 IK T (三) JK ? T? “T ” 的特性方程： 即：T = 1 转换图 Q CP J K 1J C1 IK 1 Q (四) JK ? RS 若遵守约束条件，则 Q CP S R 1J C1 IK Q 三、D ? JK 、T、T ?、RS (一) D ? JK D ： JK ： Q Q CP J K 1D C1 1 1 转换图 (二) D ?T T ： Q Q CP 1D C1 =1 T (三) D ? T ? T ?： 转换图 Q Q CP 1D C1 (四) D ? RS RS ： (RS = 0) Q Q CP S R 1D C1 1 1 三、触发器电路结构和逻辑功能的关系 同一种逻辑功能的触发器可以用不同的电路结构实现。反过来，用同一种电路结构形式可以作成不同逻辑功能的触发器。 电路的结构形式决定了其触发方式。 (4-*) 从电路结构及触发方式来看: 基本RS触发器 直接置位复位 加上时钟脉冲来同步 难於协调工作 电平触发 有空翻 主从型结构 主从触发 不允许在CP=1期间有干扰， 否则可能产生误动作。 维阻型结构 边沿触发方式 作业：P 274 题4-2 题4-5 0 0 J=0 K=0时，触发器保持原来状态不变， 。 1 1 J=1 K=1时， Q=0,G7 输出0，主触发器置1，CLK↓, ； Q=1,G8 输出0，主触发器置0，CLK↓, 。 JK触发器的特性表 具有多输入端的主从JK触发器，输入端J1和J2、K1和K2是与的关系。 集成主从JK触发器 低电平有效 低电平有效 CP下降沿触发 例 脉冲(电平）触发方式的动作特点: （1）触发器翻转分两步动作：第一步，在 CLK＝1期间主触发器接收输入端信号，被置成相应的状态，从触发器不变；第二步，CLK下降沿到来时从触发器按照主触发器的状态翻转，输出端 和 的状态改变发生在CLK下降沿。 （2）在CLK=1的全部时间里输入信号都将对主触发器起控制作用。 在Q=0时，J端出现正向干扰，在Q=1时，K端出现正向干扰，触发器的状态只能根据输入端的信号（正向干扰信号）改变一次的现象称为一次变化现象。 一次变化现象降低了主从JK触发器的抗干扰能力。 主从JK触发器在使用时要求J、K信号在CLK上升沿前加入，CLK=1期间保持不变，CLK下降沿时触发器状态发生改变。 一次变化现象： 例 0 1 第二个CLK＝1期间，Q=1,J=0,K=1,主触发器被置0；虽然CLK下降沿到达时又回到K=0,但从触发器输出Qn+1=0. 0 1 1 第三个CLK=1期间，Q=0，J=K=1,主触发器被置1，虽然CLK下降沿到达时又回到J=0,从触发器保持输出Qn+1=1。 为了免除CP=1期间输入控制电平不许改变的限制，采用边沿触发方式。其特点是：触发器只在时钟跳变时刻发生翻转，而在CP=1或CP=0期间，控制端的任何变化都不影响输出。 如果翻转发生在上升沿就叫“上升沿触发”或“正边沿触发”。如果翻转发生在下降沿就叫“下降沿触发”或“负边缘触发”。 4.4 边沿触发器 国标符号 4.4 边沿触发器 4.4.1 边沿 D 触发器 一、电路组成及符号 QM QM CP R S Q Q S C1 R R S C1 1 1 1 D 从 主 Q Q CP C1 1D D S R SD RD 画出 异步端 二、工作原理 CP 下降沿时刻有效 国标符号 曾用符号 SD RD