加法运算电路课程设计.docVIP

1 设计任务描述 1.1 设计题目：加法运算电路 1.2 设计要求 1.2.1 设计目的 (1) 掌握加法运算电路的构成、原理与设计方法； (2) 熟悉集成电路的使用方法。 1.2.2 基本要求 (1) 设计被加数寄存器A和加数寄存器B单元； (2) 设计全加器工作单元； (3) 能进行四位二进制数的加法运算电路。 1.2.3 发挥部分 (1) 实现了用数码管以十进制形式显示最后运算结果； (2) 考虑了有进位的显示情况，可以实现全部四位二进制数的加法运算； (3) 输入端填加了发光二极管可以清晰直观地显示输入的四位二进制数； (4) 设计了清零开关S1和加法控制开关S2使运算控制更为人性化。 2 设计思路 我做的课程设计题目是加法运算电路，首先根据设计要求，我确定了设计必需的几种基本器件：寄存器74LS175、超前进位集成四位加法器74LS283、7448译码器和终端的显示器。 接下来，该到具体的设计环节了，首先是输入电路，要求实现两个四位二进制数的加法运算，于是我在一开始放置了八个开关，四个为一组，用来输入两个四位二进制数，考虑到发挥部分，所以我优化了电路功能，在开关后并排放了八个发光二极管，这样就可以直观地显示输入了两个数了。寄存器除了输入和输出外，还有两个管脚，一个是清零控制，另一个是CP端。因此，我又设计了两个开关S1和S2，S1用来清零，S2则用来输入CP脉冲，这样会使运算的控制更为人性化。 然后设计具体的运算电路，为了方便我用十进制数来叙述，如果结果是一个两位数，那么我可以通过逐步减相应个数的10最后剩下一位数，这个数就是最后的个位，而减去了几个10十位就是几。两个四位二进制数输入寄存器后，将他们共同输出到加法器的输入端，如果有进位那么在进位输出端输出1进位，把剩下的四位数输出，通过演算我发现进位后剩下的数正好比数进来时少了16，那么为了实现减10的功能，必须想办法再加上一个6，所以还需要一个加法器实现加6的功能，所以我又放置了一个加法器，并让上一个加法器的进位端和这个加法器的加数端相连，如果进位则预置后一个加法器的加数为6，否则为0。与此同时输出一个高电平进位信号A留给输出十位时使用。在第二个加法器运算之后，通过验算发现还有大于15的情况，所以我又放置了一个加法器和前面的那个实现同样的功能，最后有进位输出一个高电平进位信号B留给输出十位时使用。这样一来通过第三个加法器后的数不会再比10大了，只能是0—10这11种情况。于是我想到了用一个减法器如果是10就减10，如果是0—9的数就减0。那么怎么判断是10还是0呢？这里我又想到了比较器，让第三个加法器的结果和9来比较，如果大于9那必定是10，那么就输出一个高电平，一方面给减法器的减数预置10，另一方面输出一个高电平信号C留给输出时使用，因为它也相当于进了一位；如果小于等于9，输出低电平给减法器的减数端预置0。这样一来，减法器输出的结果就是的个位数了。 再来看十位数，前面有三个进位信号A、B、C，我想设计一个电路，实现的功能是：他们中有几个是高电平十位就是几，于是我想到了用门电路来实现，所以我先根据功能画出了真值表，然后画出卡诺图化简成表达式最后设计出了门电路，输出两位二进制数。 最后设计输出端，对于个位，减法器的输出端直接和7448译码器输入端相连，再接到显示器上，就可以以十进制形式显示个位的数了。对于十位，上面的门电路有两个输出，三种情况00、01、10，分别代表0、1、2个进位信号，这样把7448译码器的前两位设成00，再把后两位和门电路的2个输出端相连，这样再接到显示器上，就可以以十进制形式显示运算结果的十位数了。 3 设计方框图 4 各部分电路设计及参数计算 4.1 输入电路的设计 设计说明要求实现两个四位二进制数的加法运算，所以我在一开始放置了八个开关，四个为一组，用来输入两个四位二进制数，考虑到发挥部分和优化了电路功能，在开关后并又并排排放了八个发光二极管，这样可以直观明显地显示输入了两个数。此外，寄存器除了输入和输出外，还有两个管脚，一个是清零控制，另一个是CP输入端。因此，又填加了两个开关S1和S2，S1用来清零，S2则用来输入CP脉冲，这样会使运算的控制更为人性化。 4.2 运算电路设计思路 4.2.1 运算电路分析 我设想：如果结果是一个两位数，那么可以通过逐步减相应个数的10最后剩下一位数，这个数就是最后的个位，而减去了几个10十位就是几。两个四位二进制数输入寄存器后，将他们共同输出到加法器的输入端，如果有进位在进位输出端输出1进位，把剩下的四位数输出，通过演算得出进位后剩下的数正好比数进入加法器时少了16，那么为了实现减10，还需要一个加法器实现加6的功能，所以在后面再放置一个加法器，并让前一个加法器的进位端和这个加法器的加数端相