先记下来1、不使用初始化语句；.PDFVIP

先记下来： 1、不使用初始化语句； 2、不使用延时语句； 3、不使用循环次数不确定的语句，如：forever，while 等； 4、尽量采用同步方式设计电路； 5、尽量采用行为语句完成设计； 6、always 过程块描述组合逻辑，应在敏感信号表中列出所有的输入信号； 7、所有的内部寄存器都应该可以被复位； 8、用户自定义原件（UDP 元件）是不能被综合的。 一：基本 Verilog 中的变量有线网类型和寄存器类型。线网型变量综合成wire，而寄存器可能综合成WIRE，锁 存器和触发器，还有可能被优化掉。 二：verilog 语句结构到门级的映射 1、连续性赋值：assign 连续性赋值语句逻辑结构上就是将等式右边的驱动左边的结点。因此连续性赋值的目标结点总是综合 成由组合逻辑驱动的结点。Assign 语句中的延时综合时都将忽视。 2、过程性赋值： 过程性赋值只出现在always 语句中。 阻塞赋值和非阻塞赋值就该赋值本身是没有区别的，只是对后面的语句有不同的影响。 建议设计组合逻辑电路时用阻塞赋值，设计时序电路时用非阻塞赋值。 过程性赋值的赋值对象有可能综合成wire, latch,和flip-flop，取决于具体状况。如，时钟控制下的非 阻塞赋值综合成flip-flop。 过程性赋值语句中的任何延时在综合时都将忽略。 建议同一个变量单一地使用阻塞或者非阻塞赋值。 3、逻辑操作符： 逻辑操作符对应于硬件中已有的逻辑门，一些操作符不能被综合：===、!==。 4、算术操作符： Verilog 中将reg 视为无符号数，而integer 视为有符号数。因此，进行有符号操作时使用integer, 使用无符号操作时使用reg。 5、进位： 通常会将进行运算操作的结果比原操作数扩展一位，用来存放进位或者借位。如： Wire [3:0] A,B; Wire [4:0] C; Assign C=A+B; C 的最高位用来存放进位。 6、关系运算符： 关系运算符：,,=,= 和算术操作符一样，可以进行有符号和无符号运算，取决于数据类型是reg，net 还是integer。 7、相等运算符：==，！= 注意：===和！==是不可综合的。 可以进行有符号或无符号操作，取决于数据类型 8、移位运算符： 左移，右移，右边操作数可以是常数或者是变量，二者综合出来的结果不同。 9、部分选择： 部分选择索引必须是常量。 10、BIT 选择： BIT 选择中的索引可以用变量，这样将综合成多路（复用）器。 11、敏感表：Always 过程中，所有被读取的数据，即等号右边的变量都要应放在敏感表中，不然， 1 综合时不能正确地映射到所用的门。 12、IF： 如果变量没有在IF 语句的每个分支中进行赋值，将会产生latch。如果IF 语句中产生了latch，则IF 的条件中最好不要用到算术操作。Case 语句类似。Case 的条款可以是变量。 如果一个变量在同一个IF 条件分支中先赎值然后读取，则不会产生latch。如果先读取，后赎值，则会 产生latch。 13、循环： 只有for-loop 语句是可以综合的。 14、设计时序电路时，建议变量在always 语句中赋值，而在该always 语句外使用，使综合时能准确 地匹配。建议不要使用局部变量。 15、不能在多个always 块中对同一个变量赎值 16、函数 函数代表一个组合逻辑，所有内部定义的变量都是临时的，这些变量综合后为wire。 17、任务： 任务可能是组合逻辑或者时序逻辑，取决于何种情况下调用任务。 18、Z： Z 会综合成一个三态门，必须在条件语句中赋值 19、参数化设计： 优点：参数可重载，不需要多次定义模块 四：模块优化 1、资源共享： 当进程涉及到共用ALU 时，要考虑资源分配问题。可以共享的操作符主要有：关系操作符、加减乘除 操作符。通常乘和加不共用ALU，乘除通常在其内部共用。 2、共用表达式： 如：C=A+B; D=G+(A+B); 两者虽然有共用的Ａ＋Ｂ，但是有些综合工具不能识别．可以将第二句改为：D=G+C；这样只需两个 加法器． 3、转移代码： 如循环语句中没有发生变化的语句移出循环． 4、避免latch： 两种方法：1、在每一个IF 分支中对变量赋值。2、在每一个IF 语句中都对变量赋初值。 5：模块： 综合生成的存储器如ROM 或RAM 不是一种好方法，只是