第1章 EDA技术概述精要.ppt

1.3.8 FPGA与CPLD的对比 对比一下CPLD和FPGA的主要特性，提供一个简单参考，帮助确定某一设计适合采用哪类器件。 内部结构 CPLD FPGA 基本逻辑组成 LAB由宏单元构成 LAB由LE构成 建立逻辑功能 乘积和 LUT 逻辑布局 LAB围绕全局互连 LAB排列在网格阵列 互连 LAB本地和全局PI LAB本地和行/列/分段/整个芯片 板上DSP … 专用乘法器/加法器/累加器 板上存储器 … 存储器模块，可使用互连 编程技术 EPROM、EEPROM FLASH SRAM 1.4 FPGA的设计流程 FPGA设计方法可以总结为一个简单的设计流程，Altera的Quartus II软件是全集成开发工具，完全支持这一设计流程。具体步骤如下： （1）进行源文件的编辑和编译。 （2）进行逻辑综合和优化。 （3）进行目标器件的布线/适配。 （4）目标器件的编程下载。 （5）硬件仿真/硬件测试。 1.5 Altera公司FPGA低成本器件—CycloneⅡ CycloneⅡ器件是Altera公司在2004年6月推出的，采用90nm工艺。其中的逻辑单元数量高达68416个，片内嵌入式存储器容量最多增加至1.1Mb，用户I/O最多可达622个。这个系列的产品具有用户定义的功能、性能领先、低功耗、高密度和低成本的优势。 1.5.1 主要特性 CycloneⅡ器件可提供4608到68416个逻辑单元（LE），包括了嵌入式18×18位乘法器、专用外部存储器接口电路、4Kb嵌入式存储器块、锁相环（PLL）和高速差分I/O等功能。 1.5.2 基于数字信号处理（DSP）应用 CycloneⅡ器件提供最多150个18×18位的乘法器，可以实现通用数字信号处理（DSP）功能。与基于逻辑单元的乘法器相比，嵌入式乘法器性能更高，占用逻辑单元更少。 1.5.3 专用外部存储器接口 CycloneⅡ器件可以通过一个专用接口和双倍数据速率DDR2、单倍速率SDRAM器件以及四倍数据速SRAM器件进行通信，保证快速可靠的数据传输，传输速率最高达到668 Mbps。表给出了CycloneⅡ支持的外部存储器接口。 存储技术 I/O标准 最大总线宽 最大时钟速度 最大数据速率 SDR SDRAM 3.3 V LVTTL 72 bits 167 MHz 167Mbps DDR SDRAM 2.5 V SSTL Class Ⅰ,Ⅱ 72 bits 167 MHz 334 Mbps DDR2 SDRAM 1.8 V SSTL Class Ⅰ,Ⅱ 72 bits 167 MHz 334 Mbps QDR?Ⅱ SRAM 1.8 V HSTL Class Ⅰ,Ⅱ 36 bits 167 MHz 668 Mbps 1.5.4 嵌入式锁相环 CycloneⅡ器件具备最多4个增强型锁相环（PLL），提供先进的时钟管理能力。 例如，频率合成、可编程相移、外部时钟输出、可编程占空比、锁定检测、可编程带宽、输入时钟扩频和支持高速差分输入输出时钟信号。 1.5.5 单端I/O特性 CycloneⅡ器件支持单端I/O标准，如LVTTL、LVCMOS、PCI和PCI-X。 I/O标准 性 能 典 型 应 用 3.3/2.5/1.8 V LVTTL 167 通用 3.3/2.5/1.8/1.5 V LVCMOS 167 通用 3.3 V PCI 66 个人电脑（PC），嵌入式应用 3.3 V PCI-X 100 PC，嵌入式应用 2.5/1.8 V SSTL Class I 167 存储器 2.5/1.8 V SSTL Class?Ⅱ 133/125 存储器 1.8/1.5 V HSTL Class Ⅰ 167 存储器 1.8/1.5 V HSTL Class?Ⅱ 100 存储器 1.5.6 差分I/O特性 与单端I/O标准相比，CycloneⅡ器件的差分信号提供更好的噪音容限，产生更低的电磁干扰（EMI），并降低了功耗。表列出了CycloneⅡ器件内的差分I/O标准和所支持的性能。 I/O标准 性能/Mbps 典 型 应 用 LVDS 805（接收端），622（发送端） 芯片到芯片接口应用，背板驱动 Mini-LVDS 170 通用 RSDS 170 通用 LVPECL 150 只用于时钟输入 差分HSTL 167 存储器 差分SSTL 167 存储器 1.5.7 自动CRC检测 CRC校验是用来确保数据可靠的技术，也是减少单一事件干扰最好的选择之一。 CycloneⅡ器件提供片内CRC自动校验电路。因此，可以在设计中轻松地实现CRC而无需任何额外成本和复杂的外部逻辑。