《tms320c55xdsp原理及其应用（第二版）》第二章dsp芯片结构和cpu外围电路_1392650980.ppt

第二章 DSP芯片结构和CPU外围电路 2.1 DSP芯片结构 2.1.1 TMS320C55x处理器的特点 采用改进的哈佛结构。1条读程序数据总线(PB)，5条数据总线(BB,CB,DB,EB,FB)，和他们对应的6条地址总线(PAB,BAB,CAB, DAB,EAB,FAB) 40位和16位的算术逻辑单元(ALU)各1个, 1个40位的移位器 4个40位的累加器(AC0,AC1,AC2,AC3)和(T0,T1,T2,T3) 17×17比特的硬件乘法器和一个40比特专用加法器的组合(MAC) 比较、选择和存储单元 数据地址产生单元(DAGEN)和程序地址产生单元(PAGEN) 数据空间和和程序空间位同一物理空间，采用统一编址 第二章 DSP芯片结构和CPU外围电路 2.1.2 TMS320C55x CPU CPU有4个功能单元：指令缓冲单元(I单元)，程序流程单元(P单元) ，地址数据流程单元(A单元)和数据计算单元(D单元) CPU结构示意图 第二章 DSP芯片结构和CPU外围电路 1、指令缓冲单元(I Unit) 第二章 DSP芯片结构和CPU外围电路 2、 程序流程单元(P Unit) 组成：P单元由程序地址产生逻辑电路和一组寄存器组构成。 主要功能产生所有I单元读取指令所需的24比特程序地址、控制指令读取顺序。 一般情况下，产生的都是（连续）顺序地址。在遇到指令要求读取非连续地址程序代码时，也可以根据来自 I单元的立即数和D单元的寄 存器值产生所需的地址，并将产生地址送到PAB。 第二章 DSP芯片结构和CPU外围电路 在程序流程单元中，控制和影响程序地址的寄存器有5类： 1)程序流程寄存器，包括：PC—程序计数器，RETA—返回地址寄存器，CFCT—控制流程关系寄存器； 2)块重复寄存器，包括：BRC0、BRC1—块重复寄存器0和1、RSA0、RSA1—块重复起始地址寄存器， REA0、REA1—块重复结束地址寄存器0和1； 3)单重复寄存器，包括：RPTC—单重复计数器，CSR—计算单重复寄存器； 4)中断寄存器，包括：IFR0、IFR1（标志），IER0、IER1（使能），DBIER0、DBIER1（调试中断使能）； 5)状态寄存器：ST0_55、 ST1_55、 ST2_55、 ST3_55 第二章 DSP芯片结构和CPU外围电路 3、地址流程单元（A Unit） 功能和组成： 产生读写数据空间的地址。 由数据地址产生电路(DAGEN)，16比特的算术逻辑ALU电路和一组寄存器构成。 DAGEN 可以根据I单元的立即数和本A单元的寄存器数据产生读写数据空间的所有地址。在间接寻址中，还需要有P单元来指示采用那种寻址模式。 第二章 DSP芯片结构和CPU外围电路 A单元16位ALU的功能 能接收I单元数据，又能够和存储器、I/O空间、A单元寄存器、D单元寄存器和P单元寄存器进行数据交换，完成算术、逻辑、位操作、移位、测试、旋转等操作。A单元包括的寄存器有下列4种类型： 1)数据页寄存器(Data Page Register)：DPH、DP、（接口数据页）PDP 2)指针寄存器(Pointers)：CDPH、CDP—系数数据、SPH、SP、SSP—栈、XAR0~XAR7—辅助 3)循环缓冲寄存器(Circular Buffer Registers)：BK03、 BK47、BKC—大小，BSA01、 BSA23、BSA45、BSA67、 BSAC—起始地址 4)临时寄存器(Temporary Registers)：T0~T3 第二章 DSP芯片结构和CPU外围电路 4、数据计算单元(D Unit) D单元包括了CPU的主要计算部件，能够完成高效的计算功能。 组成：移位器、40比特算术逻辑ALU电路、两个乘累加器(MAC)和若干寄存器组构成。 移位器 D单元移位器能够接收来自I单元的立即数，与存储器、I/O空间、A单元寄存器、D单元寄存器和P单元寄存器进行双向通信。此外，还向D单元的ALU和A单元的ALU提供移位后的数据。 第二章 DSP芯片结构和CPU外围电路 2.1.3 CPU外围电路：除CPU以外的一些功能单元和外部接口。 时钟发生器(Clock) 定时器(Timer) 多通道缓冲串口(McBSP) 主机接口(EHPI) 外部存储器接口(EMIF) 通用输入/输出口(GPIO) 片内存储区(Momery) DMA控制器 高速指令缓冲存储器 (Instruction cache) 第二章