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Cadence IC 设计实验 实验四、Diva Interactive Verification 实验目的：掌握 DRC 和 LVS 验证方法 版图绘制后要根据 foundry 厂的工艺要求进行 DRC（Design Rule Checker）检查，编 辑好的版图必须通过 LVS（Layout Versus Schematic）验证，检查是否与 schematic 电原理图 完全一致；版图中还可能存在一些悬空的器件和线网，通过电气规则检查 ERC(Electrical Rule Check)可以发现这些错误。进行 LVS 和 ERC 之前，需要用 Diva 验证工具中的 Extract 程序对版图进行器件提取；Extract 还可以进行寄生参数提取，电路仿真程序可以调用这个 数据进行后仿真。 DIVA 工具集包括以下部分： 1． 设计规则检查（DRC） 2． 提取 Extractor：包括器件提取、版图寄生参数提取（LPE）、寄生电阻提取（PRE） 3． 电气规则检查（ERC） 4． 版图与线路图比较（LVS） 预备工作： cp /eva01/cdsmgr/ training_IC_data/DivaInt_5_0.tar . tar -vxf DivaInt _5_0.tar cd diva 实验内容与步骤： 第一部分：DRC 设计规则检查 一、进入 DRC 菜单： [1]、 icfb [2]、 在 CIW 窗口（icfb-Log:/…）,点击 Tools-Library Manager； [3]、Library 列表框中点击 design； Cell 列表框中点击 peakDetect； View 列表框中双击 layout； （或用鼠标右键 open） (注：这是峰值检测器电路版图，你可以查看相应的 schematic 了解电路原理) [4]、在出现的 Virtuoso Layout Editing 窗口，点击 Verify-DRC…菜单。 出现下图 DRC 窗口： 二、查找某层（poly1 层）DRC 错误 [5]、在 DRC 窗口，点击右边的 Set Switches 按钮，在弹出列表中选择 poly1，点击 OK， 再点击 DRC 窗口 OK。 在 layout 窗口中高亮闪烁显示 poly1 错误，你也可在 CIW 窗口查看 DRC 执行结果。 [6]．在 Virtuoso Layout Editing 窗口，点击 Verify-Markers-Find…。弹出 Find Marker 框。 [7]、在 Find Marker 窗口置 Zoom to Markers 按纽有效，点击 Next。 弹出 marker text 窗口显示错误信息，如果看不到错误形态，按下 shift+f。 [8]、点击 Virtuoso Layout Editing 窗口左下方 Ruler 工具或 k（按 ESC 取消工具）， 测量高亮边框 poly1 宽度，比较 marker text 窗口显示的错误信息，按 shift+k 取消 版图上的尺寸标记。 在 Find Marker 窗口： 点击 Next 寻找下一个错误 f 位置（Previous 是查看前一个错误）。