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电子设计信息收集 题目： 07年C题 数字存储示波器 09年A题 光伏并网发电模拟装置 11年A题 开关电源并联供电系统 11年C题 智能小车 数字存储示波器 题目分析： 本题设计一个数字存储示波器，以Xilinx公司20万门FPGA芯片为核心，辅以必要的外围电路（包括信号调理、采样保持、内部触发、A/D转换、D/A转换和I/O模块），利用VHDL语言编程，实现了任意波形的单次触发、连续触发和存储回放功能，并按要求进行了垂直灵敏度和扫描速度的挡位设置。信号采集时，将外部输入信号经信号调理模块调节到A/D电路输入范围，经A/D转换后送入FPGA内部的双口RAM进行高速缓存，并将结果通过D/A转换送给通用示波器进行显示，完成了对中、低频信号的实时采样和高频信号的等效采样和数据存储回放。 设计方法： 用FPGA可编程逻辑器件作为控制及数据处理的核心，外接触发电路实现触发功能，利用FPGA的层次化存储器系统结构，使用FPGA内部集成的基本逻辑功能块配置成双端口同步RAM对采集信号进行存储，完成设计指标。其系统框图如图2。 ? 图2 系统框图 由于FPGA可在线编程，因此大大加快了开发速度。电路中的大部分逻辑控制功能都由单片FPGA完成，多个功能模块如采样频率控制模块、数据存储模块都集中在单个芯片上，大大简化了外围硬件电路设计，增加了系统的稳定性和可靠性。FPGA的高速性能比其他控制芯片更适合于高速数据采集和处理，而且使用FPGA内部存储模块完成输入信号的量化存储，在存储速度上有着外接RAM无法比拟的优势。 设计过程： 理论分析与计算 1、采样方式的选择 设计要求示波器输入频率范围较宽，并且实时采样频率只有1MHz，因此要采用等效采样和实时采样两种采样方式。实时采样是利用A/D时钟对信号直接采样，按照采样定理，采样速率必须高于信号中最高频率的两倍。等效采样是指对多个信号周期连续采样来复现一个信号波形，采样系统能以扩展的方式复现频率大大超过实时采样频率的信号波形。题目要求最高实时采样速率小于等1MSa/s，实时采样通常采取每周期采20个点的方法以保证取到一个完整的信号波形。本设计采用50KHz作为两种采样方式的分界频率，信号频率低于50KHz时采用实时采样方式，当信号频率50KHz和10MHz之间时采用等效采样方式。题目要求等效采样速率不小于200 MSa/s，而被测周期信号的最大频率为10MHz，采一个点所需间隔的周期数=等效采样速率/被测周期信号频率，则等效采样时至少需要每20个信号周期采样一个点才能实现等效采样数率大于等于200MHz。 2、垂直灵敏度分析 设计要求垂直灵敏度分为1V/div、0.1V/div、2mV/div三档，垂直刻度为8 div。 A/D转换器的输入信号电压幅度为0～4V，当示波器满刻度显示时，被测信号的幅度将分别为：VI1＝1V/div×8div=8V，VI2=0.1V/div×8div=0.8，VI3=2mv/div×8div=16mV。A/D转换器的满刻度输入值为VMAX=4V，程控放大器电路的增益AN＝VMAX / VIN，其中N＝1、2、3，对应于3挡不同垂直灵敏度的增益分别为：A1＝4/8＝0.5；A2＝4/0.8＝5；A3＝4/0.016＝250。 从5倍增益到250倍增益所跨越的增益范围非常大，大跨度增益自动调节是程控增益放大电路设计的一个难点，本系统通过软件编程实现增益的步进，很好的解决了这个问题，具体分析见软件详细设计部分。 3、扫描速率分析 A/D的转换速率取决于被测信号的频率范围，或DSO对扫描速度的要求，设计要求扫描速度含20ms/div、2μs /div、100 ns/div三挡，并且水平显示分辨率大于等于20点/div，因此对应的采样速率是1ms/点、0.1μs /点、5 ns/点，即要求A/D的等效采样的最高转换速率高于200MSa/s，题目要求A/D的最高转换速率不高于1MSa/s，设计中采用等效采样的方法来实现100 ns/div 、2μs /div两挡的扫描。 硬件电路设计 系统硬件连接图如图3所示。 ? 图3 系统硬件连接图 1、FPGA最小系统板设计 FPGA最小系统板采用的是Xilinx公司SpartanII系列的XC2S200-PQ208型20万门芯片，其配置芯片为Xilinx公司的专用配置PROM芯片XCF02S，以实现加电自动配置。核心板采用5V输入，板上有两块LM317电源芯片分别输出3.3V和2.5V电压。板上采用100MHz有源晶振，通过内部倍频系统工作时钟可高达200MHz，满足高速设计要求。核心板140只I/O口全部引出，非常便于与外围器件的连接及系统的扩展。 2、信号调理电路设计 AD转换电路对输入模拟信号的幅度范围有一定的要求，因此被测信号