0501_VHDL程序的基本结构.pptVIP

可编程逻辑器件应用;第五讲 VHDL程序的基本结构;前节内容回顾;如果把这个电路做成一个元件;漂亮的程序（回顾）;; 一个完整的VHDL语言程序通常包含5个部分： 库 (Library) 包集合 (Package) 实体 (Entity) 结构体 (Architecture) 配置 (Configuration) ;实体： 描述所设计系统的外部接口信号,是可见的； 结构体：描述系统内部的结构和行为，是不可见的； 配置： 选取所需单元组成系统设 计的不同版本； 包集合：存放各种设计模块都能共享的数据类型、 常数、子程序和函数等； 库： 存放已经编译的实体、结构体、包集合和 配置。 ;实体声明;实体的声明;实体声明注意事项;实体的类属参数说明（了解）;实体的端口说明;方向定义;ENTITY test IS PORT(a: IN STD_LOGIC; b1,c1: OUT STD_LOGIC; b2: BUFFER STD_LOGIC; c2: OUT STD_LOGIC); END test; ARCHITECTURE a of test IS BEGIN b1 = not(a); c1 = b1; --Error b2 = not(a); c2 = b2; END a;;端口数据类型;练习:;结构体ARCHITECTURE;结构体的一般书写格式;结构体名称的命名;定义语句;结构体的语法格式;结构体的语法格式;结构体的并行处理语句;并行处理语句的局部化;PROCESS语句的书写格式;process (A, B) begin Output = A or B; end process;; ENTITY mux IS PORT(d0,d1,sel :in bit; q :out bit ); END mux; Architecture dataflow of mux is SIGNAL tmp1,tmp2,tmp3:bit; Begin q=tmp3; process(d0,d1,sel) begin tmp1=d0 and sel; tmp2=d1 and (not sel); tmp3=tmp1 or tmp2; end process; End dataflow;;进程里面的语句;结构体三种描述方式 ;结构体描述的三种方法;ENTITY mux IS PORT( d0,d1:IN BIT; sel:IN BIT; q：OUT BIT ) ; END mux; ARCHITECTURE behave OF mux IS SIGNAL tmp1,tmp2,tmp3,nsel: BIT; BEGIN cale:PROCESS(d0,d1,sel) BEGIN Nsel=NOT sel; tmp1= d0 AND sel; tmp2= d1 AND nsel; tmp3= tmp1 OR tmp2; q= tmp3; END PROCESS; END behave; ;ARCHITECTURE stru OF mux IS BEGIN END structral;;本节课小结