第六章80x86微处理器结构.docVIP

PAGE 148 微型机原理及应用 PAGE 147 第6章 80X86 微处理器结构 第6章 80x86微处理器结构 基于学习汇编语言编程的需要，前面章节已对8086微处理器作了较详细的介绍。在认识8086微处理器的基本结构、寄存器组、寻址方式和指令系统等基础上，本章还将对80x86系列中的高性能微处理器作认识性介绍。 由于PC机性能随应用的深入而不断提高，WINDOWS操作系统也不断推陈出新，作为PC的核心CPU的处理能力也必须随之提高。美国Intel公司从20世纪70年代开始为PC机研制微处理器，至今所推出的一系列不同档次的微处理器，人们把它们总称为80x86微处理器。本章将主要介绍80x86系列中字长为32位和64位的微处理器，即80386、80486、Pentium等微处理器。这类档次微处理器是目前近代PC首选的主流CPU 。它们的处理能力表现在对各种数据、文字、图形、图像、语音等信息能进行有效地加工。在存储管理技术上采用分段，分页或不分页的虚拟存储体系，物理寻址能力可达4GB和64GB之多，并且支持多任务和多用户，非常适合近代各种操作系统的需求。 6-1 80386微处理器 80386是Intel公司1985年研制出的一个32位微处理器，采用132引脚的网络阵列封装结构，与8086、80286完全兼容，但又是为支持多用户和多任务应用领域的需求而设计的。在其芯片内，设有存储管理部件MMU(Memory-Management Unit)和保护机构；相互独立的32位数据总线和32位地址总线；存储器物理寻址空间达到4GB，虚拟寻址空间最大为64TB。80386CPU还具有动态的数据总线宽度，可以适应不同位数的存储器和输入输出设备。指令处理采用六级流水线方式，使得CPU能并行地完成取指令、分析指令、执行指令和存储管理，指令运行速度高达3～4MIPS。 6-1-1 CPU结构 如图6-1-l所示，80386微处理器主要由总线接口部件BIU(Bus Interface Unit)、指令译码部件IDU(Instruction Decode Unit)、指令预取部件IPU(Instruction Prefetch Unit)、执行部件EU(Execution Unit)、段管理部件SU(Segment Unit)和页管理部件PU(Paging Unit)六个部分组成。概括地讲，中央处理器可以由指令预取部件IPU、指令译码部件IDU和执行部件EU构成；存储管理部件MMU包括段管理部件SU和页管理部件PU两部分。微处理器??用六级流水线方式工作，使得各部件的工作几乎在同一时刻并行完成，指令执行不需要等待。 总线接口部件BIU 总线接口部件是用来提供CPU与外部环境通讯的高速接口。它用来产生访问I／O端口所需的地址、数据和命令信号，以及协调CPU与协处理器之间控制。例如，指令预取部件从存储器中取指令请求、执行部件作数据传送的请求等，BIU会根据优先权对这些请求作出仲裁进行服务。BIU在仲裁操作时，与当前总线的操作是重叠进行的。因此，它同时可以为总线操作提供下一个所需的信号。 指令预取部件IPU 指令预取部件负责从存储器中取出指令，按顺序存放到一个16字节长的预取指令队列中，以便在CPU执行当前指令的同时，让指令译码器部件对后续指令进行译码。这样，提前译码若发现指令代码是转移指令，则可以提前通知BIU及时预取转移目标代码，从而减少了指令执行地址的不连续性带来的影响。 指令队列设有预取指令的指针，每当预取指针部分有空时，或者发生指令转移操作以后，IPU就自动向总线接口部件发出总线请求。只要是总线空闲，IPU就从存储器预取指令并将指令队列填满。 指令译码部件IDU 指令译码部件从IPU的指令队列中取出指令进行译码，并将译码的结果存入一个三字长的FIFO(First Input First Output)译码指令队列中，等待执行部件来处理。FIFO译码指令队列可以容纳三条指令，它包含指令字域的所有内容，因此，执行部件可以直接执行这些指令。一旦FIFO译码指令队列有部分空闲，IDU就会从指令队列中取后续指令进行译码填充FIFO译码指令队列。 执行部件ELI 执行部件包括一个32位的算术运算单元ALU、8个32位的通用寄存器和一个64位的圆桶式移位器。这个移位器可以在一个时钟周期内多次移位，是实现高速乘除法运算的关键子部件。此外，执行部件还包含ALU的控制部分和保护测试部分。分别用来加快有效地址的形成，以及检查指令代码是否发生违犯分段规则的情况。而这部分的工作与当前指令的执行时间也是重叠进行的。 段管理部件SU 段管理部件的功能是按执行部件的请求，将逻辑地址转换成线性地址。 页管理部件PU 页管理部件的功能就是将线性地址转换成物