EDA计数器的设计.docVIP

EDA课程设计实践环节 十 进 制 计 数 器 的 设 计 院系：物理与电气工程学院 专业：电气工程及其自动化 班级：12专升本 姓名：李占伟 学号：121154021 十进制计数器的设计 一、实验目的 熟悉QuartusⅡ的Verilog HDL文本设计流程全过程，学习计数器的设计、仿真和硬件测试。 二、实验内容 编写Verilog程序描述一个电路，实现以下功能：设计带有异步复位、同步计数使能和可预置型的十进制计数器。 具有5个输入端口（CLK、RST、EN、LOAD、DATA）。CLK输入时钟信号；RST起异步复位作用，RST=0，复位；EN是时钟使能,EN=1,允许加载或计数；LOAD是数据加载控制，LOAD=0，向内部寄存器加载数据；DATA是4位并行加载的数据。有两个输出端口（DOUT和COUT）。DOUT的位宽为4，输出计数值，从0到9；COUT是输出进位标志，位宽为1，每当DOUT为9时输出一个高电平脉冲。 二、设计思路和要求的分析 这是十进制计数器的VHDL代码设计，因为十进制有十个状态，所以输入数据和输出状态需要四位宽，其中输入端口有aclr?清零端，clock时钟信号， cnt_en使能端，data[3..0]数据输入，sload装载使能，当aclr为高电平有效时，输出清零，从0开始，计数为时钟信号clock的上升沿到来时且使能端cnt_en为高电平有效时自动加1（sload为低电平时），如果装载使能sload为高电平有效时，则装载数据data[3..0]，输出端口有两个，分别为cout（当q[3..0]为9时输出为高电平），q[3..0]变化为0—9循环变化。 三、实验原理及程序 按规定编写程序如下： module CNT10 (CLK,RST,EN,LOAD,COUT,DOUT,DATA); input CLK,EN,RST,LOAD; input [3:0] DATA; output [3:0] DOUT; output COUT; reg [3:0] Q1 ; reg COUT ; assign DOUT = Q1; always @(posedge CLK or negedge RST) begin if (!RST) Q1 = 0; else if (EN) begin if (!LOAD) Q1 = DATA; else if (Q19) Q1 = Q1+1; else Q1 = 4b0000; end end always @(Q1) if (Q1==4h9) COUT = 1b1; else COUT = 1b0; endmodule 以上程序说明了： RST在任意时刻有效时，计数也能即刻清0。 当EN=1，且在时钟CLK的上升沿时刻LOAD=0时，4位输入数据DATA=7被加载，在LOAD=1后作为计数器的计数初值，计数到9时，COUT输出进位1。 当EN=1，RST=1，LOAD=1时，计数正常进行，在计数数据等于9时进位输出高电平。 四、仿真过程 1、在非C盘中建立一个CNT10的文件夹，启动Quartus II软件，新建一个Verilog HDL File 2、编写如图的Verilog程序，存盘，文件名为CNT10.V。 存盘后会出现如图所示的对话框，问是否建立一个新的工程，点击“是”。 注意下图画红圈的部分，名称一定要和程序的名称一样 然后添加工程文件 选择如图所示的元件 最后完成工程的建立，进行编译。 3、通过编译后，建立波形文件 点击Edit→End Time…→在Time输入50us，如图所示 按住键盘上的Ct