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5.5.1 PLD的逻辑表示 (一) PLD中阵列及其阵列交叉点的逻辑表示 1. PLD中阵列交叉点的逻辑表示 PLD逻辑阵列中交叉点的连接方式采用图示的几种逻辑表示。 图(a)表示实体连结,也就是行线和列线在这个交叉点处实在的连接上,这个交叉点是不可编程点,在交叉点处打上黑实点。 然而,PLD器件被用户编程后,可编程点上的熔丝有的烧断,有的接通。编程后可在编程点上仍打有×,这时的×表示可编程点被编程后熔丝接通。熔丝烧断的可编程点上的×消失,行线和列线不相接,这种情况用图 (c)表示。 2.PLD中与阵列和或阵列的逻辑表示 与阵列如图 (a)所示。在二极管与门的各支路与输出之间接入熔丝。熔丝保留的各支路的输入为有效输入,输出F是熔丝保留各支路输入的与逻辑函数,图 (b)是PLD表示。图 (a)和图 (b)是熔丝全部保留的与阵列表示情况。F(A,B,C)=0。图 （c）是烧断3个熔丝的情况, 图（d）是图 (c）的PLD表示。可编程或阵列,其构成原理与可编程的与阵列相同 1. 输入缓冲器和反馈缓冲器 在PLD中有二种特殊的缓冲器,它们是输入缓冲器和反馈缓冲器,这二种缓冲器有相同的电路构成,图给出它们的PLD表示,它们是单输入、双出的缓冲器单元,一个是高有效输出端,即同极性输出端。另一个是低有效输出端,即反极性输出端。 2.输出极性可编程的异或门 在PLD中为了实现输出极性可编程,常采用图 (a)所示的异或门结构。当熔丝烧断,异或门输出极性为低有效,即Q0=P⊕1=P。否则异或门输出高有效Q0=P⊕0=P。图 (b)是编程后熔丝保留,输出极性编程为高有效。图 (c)是编程熔丝烧断,输出极性编程为低有效。 3.地址选择可编程的数据选择器 地址选择可编程的数据选择器如图所示。其中地址选择可编程的二选一数据选择器(MUX)的PLD表示如图 (a)所示,地址选择可编程的四选一数据选择器(MUX)的PLD表示如图 (b)所示。地址选择端编程后,若列线与行线相接且接地,其输入为逻辑0。否则列线与行线断开其输入为逻辑1。根据编程情况，地址选择端的输入有00，01，10，11四种情况。 二. 逻辑阵列的PLD表示法应用举例 二位串行进位加法器的原理框图如图 (a)所示。A1,B1,A0,B0,C-1是输入,其相应引脚号为3,4,1,2,5。C1,S1, C0,S0为输出。其中C0是第一级加法器的进位输出,也作为第二级加法器的级联输入,相应引脚号为7,9,6,8。图中C-1是第一级加法器的级联输入。 其阵列表示如图 (b)所示。由图 (a)看出,该加法器共有5个输入,而图 (b)中作为阵列的专用输入引脚只有4个。所以,将C-1输入安排在5号引脚上。5号引脚表面上看是输出引脚,实际上由于5号引脚上的三态缓冲器受16号与门输出的逻辑“0”驱动而输出高阻,或阵列同5号引脚断开,5号引脚上的C-1信号借助反馈缓冲器加入到与阵列作为输入。 根据芯片的集成度和结构复杂度分类： 1. 简单可编程逻辑器件SPLD：集成度。它们的特点是都具有可编程的与阵列、不可编程的或阵列、输出逻辑宏单元OLMC和输入输出逻辑单元IOC。 高速的译码器、多位计数器、寄存器、时序状态机、网络适配器、总线控制器等较大规模的逻辑设计可选用CPLD来实现。Lattice公司ispLSI / pLSI 3256，其集成度达14000个等效PLD门，寄存器数量达480个。 实现2位串行进位加法器的PLD表示 5.5.2 PLD分类 2. 复杂可编程逻辑器件CPLD: 集成度。CPLD在集成度和结构上呈现的特点是具有更大的与阵列和或阵列，增加了大量的宏单元和布线资源，触发器的数量明显增加。 因此，具有复杂算法的数字滤波器等数字信号处理单元的逻辑设计也可选用这些具有更高集成度CPLD来实现。 * 第5章 半导体存储器和可编程逻辑器件 只读存储器 (ROM) 随机存储器 (RAM) 1. ROM的结构 ROM主要由地址译码器、存储矩阵和输出缓冲器三部分组成， 其基本结构如图 所示。 § 5-2 只读存储器 ROM的基本结构 1 1 1 1 0 0 0 0 0 1 0 1 1 1 1 1 0 当A1A0=11时，输出D3D2D1D0=? 存储矩阵是存放信息的主体，它由许多存储单元排列组成。每个存储单元存放一位二值代码(0 或 1)，若干个存储单元组成一个“字”(也称一个信息单元)。 地址译码器有n条地址输入线A0~An-1，2n条译码输出线W0~W2n-1，每一条译码输出线Wi称为“字线”，它与存储矩阵中的一个“字”相对应。因此， 每当给定一组输入地址时，译码器只有