南邮数电第6章-可编程逻辑器件.pptVIP

* 基本包含三种结构： 　　 　　CPLD是阵列型高密度可编程控制器，其基本结构形式和PAL、GAL相似，都由可编程的与阵列、固定的或阵列和逻辑宏单元组成，但集成规模都比PAL和GAL大得多。? 逻辑阵列块（LAB） 可编程I/O单元 可编程连线阵列（PIA） 6.5 复杂可编程逻辑器件（CPLD） * CPLD的结构图 * ⑴ 逻辑阵列块（LAB） 一个LAB由十多个宏单元的阵列组成。 每个宏单元由三个功能块组成： 逻辑阵列 乘积项选择矩阵 可编程寄存器 它们可以被单独的配置为时序逻辑或组合逻辑工作方式。 如果每个宏单元中的乘积项不够用时，还可以利用其结构中的共享和并联扩展乘积项。 * ⑵ 可编程I/O单元 I/O端常作为一个独立单元处理。通过对I/O端口编程，可以使每个引脚单独的配置为输入输出和双向工作、寄存器输入等各种不同的工作方式。 ⑶ 可编程连线阵列 在各LAB之间以及各LAB和I/O单元之间提供互连网络。这种互连机制有很大的灵活性，它允许在不影响引脚分配的情况下改变内部的设计。 * 作业 * PAL的输出结构 ① 专用输出结构。输出端只能输出信号，不能兼作输入。只能实现组合逻辑函数。目前常用的产品有PAL10H8、PAL10L8等。 * ② 可编程I/O结构。输出端有一个三态缓冲器，三态门受一个乘积项的控制。 当三态门禁止，输出呈高阻状态时，I/O引脚作输入用； 当三态门被选通时，I/O引脚作输出用。 * ③ 寄存器输出结构。输出端有一个D触发器，在使能端的作用下，触发器的输出信号经三态门缓冲输出。能记忆原来的状态，从而实现时序逻辑功能。 * ④ 异或—寄存器型输出结构。 输出部分有两个或门，它们的输出经异或门后再经D触发器和三态缓冲器输出，这种结构便于对与或逻辑阵列输出的函数求反，还可以实现对寄存器状态进行维持操作，适用于实现计数器及状态。（A⊕0=A，A⊕1=A ） * PAL的命名 PAL共有21种，通过不同的命名可以区别。 * 普通型GAL16V8的基本特点。 （1）GAL的基本结构。 ① 8个输入缓冲器和8个输出反馈/输入缓冲器。 ② 8个输出逻辑宏单元OLMC和8个三态缓冲器，每个OLMC对应一个I/O引脚。 * GAL16V8的逻辑图 * GAL器件没有独立的或阵列结构，各个或门放在各自的输出逻辑宏单元（OLMC）中。 ③ 由8×8个与门构成的与阵列，共形成64个乘积项，每个与门有32个输入项，由8个输入的原变量、反变量（16）和8个反馈信号的原变量、反变量（16）组成，故可编程与阵列共有32×8×8=2048个可编程单元。 ④ 系统时钟CK 和三态输出选通信号OE的输入缓冲器。 * OLMC的逻辑图 （2）输出逻辑宏单元（OLMC）的结构 * 或门：有8个输入端，和来自与阵列的8个乘积项（PT）相对应。 异或门：用于选择输出信号的极性。 D触发器：使GAL适用于时序逻辑电路。 4个多路开关（MUX）：在结构控制字段作用下设定输出逻辑宏单元的状态。 * GAL的结构控制字 （3）GAL的结构控制字 ① XOR（n）：输出极性选择位。共有8位，分别控制8个OLMC的输出极性。异或门的输出D与它的输入信号B和XOR（n）之间的关系为： D ＝B⊕XOR 当XOR＝0时，即D = B； 当XOR＝1时，即D =B * ② SYN（n）：时序逻辑电路/组合逻辑电路选择位。 当SYN＝0时，D触发器处于工作状态，OLMC可为时序逻辑电路； 当SYN=1时，D触发器处于非工作状态，OLMC只能是组合逻辑电路。 注意：当SYN＝0时，可以通过其它控制字，使D触发器不被使用，这样便可以构成组合逻辑输出。但只要有一个OLMC需要构成时序逻辑电路时，就必须使SYN＝0。 ③ AC0、 AC1（n）：与 SYN相配合，用来控制 输出逻辑宏单元的输出组态。 * （4）GAL的5种工作模式 SYN AC0 AC1 XOR 功 能 输出极性 1 0 1 / 组合逻辑专用输入三态门禁止 / 1 0 0 0 1 组合逻辑专用输出 低有效 高有效 1 1 1 0 1 组合逻辑带反馈双向I/O输出 低有效 高有效 0 1