第11单元 集成逻辑门电路和组合逻辑电路.pptVIP

第11章 集成逻辑门电路和组合逻辑电路 11.2 逻辑函数化简 1. 常量与变量的关系 吸收律 11.2.2 逻辑函数的表示方法 最小项的性质： 在输入变量的一组取值下有且只有一组取值为1； 任意两个最小项之积为0； 全体最小项之和为1。 11.2.3 逻辑函数的化简 11.3 组合逻辑电路的分析与设计 11.3.1 组合逻辑电路的分析 11.3.2 组合逻辑电路的设计 加法器 1、 半加器 2、 全加器 11.4 常用中规模集成组合逻辑功能器件 在数字电路中，常用的组合电路有加法器、译码器等。下面分别介绍这几种典型组合逻辑电路的基本结构、工作原理和使用方法。 11.4.1 二进制并行加法器 11.4.2 译码器和数字显示 74LS138型译码器 74LS138型译码器 11.4.2 二-十进制显示译码器 前一页 后一页 加法器: 实现二进制加法运算的电路 进位 如： 0 0 0 0 1 1 + 1 0 1 0 1 0 1 0 不考虑低位 来的进位 半加器实现 要考虑低位 来的进位 全加器实现 返回 前一页 后一页 半加：实现两个一位二进制数相加，不考虑来自低位的进位。 两个输入 A B 表示两个同位相加的数 两个输出 S C 表示半加和 表示向高位的进位 CO A B S C 逻辑符号： 半加器： 返回 半加器真值表 逻辑表达式 逻辑图 =1 . . A B S C 前一页 后一页 返回 0 0 A B S C 0 0 0 1 1 0 1 1 1 0 1 0 0 1 输入 Ai 表示两个同位相加的数 Bi Ci-1 表示低位来的进位 输出 表示本位和 表示向高位的进位 Ci Si 全加：实现两个一位二进制数相加，且考虑来自低位的进位。 逻辑符号： CO Ai Bi Ci-1 Si Ci CI 前一页 后一页 全加器： 返回 Ai Bi Ci-1 Si Ci 0 0 0 0 0 1 0 1 1 0 1 0 1 1 1 1 1. 列真值表 2. 写出逻辑式 前一页 后一页 返回 1 0 0 0 1 0 0 1 1 0 0 1 0 1 1 1 0 1 0 1 0 1 0 1 =1 1 . . . . . . Ai Ci Si Ci-1 Bi 逻辑图 CO CO 1 Ai Bi Ci-1 Si Ci 半加器构成的全加器 前一页 后一页 返回 引线排列图 74LS83 B4 S4 C4 C0 GND B1 A1 S1 1 2 3 4 5 6 7 8 A4 S3 A3 B3 Ucc S2 B2 A2 16 15 14 13 12 11 10 9 内部由若干全加器级联而成，用来实现两个四位二进制数的加法。 如图连接以后可得两个四位二进制数加法结果为C4S4S3S2S1 ＋5V 可以采用多片级联的方法实现多位加法运算。 例如：两片可构成8位二进制数加法。 74LS83（二） B4 S4 C4 C0 GND B1 A1 S1 1 2 3 4 5 6 7 8 A4 S3 A3 B3 Ucc S2 B2 A2 16 15 14 13 12 11 10 9 74LS83（一） B4 S4 C4 C0 GND B1 A1 S1 1 2 3 4 5 6 7 8 A4 S3 A3 B3 Ucc S2 B2 A2 16 15 14 13 12 11 10 9 S5 S6 S7 S8 +5V +5V 运算结果为：C8S8S7S6S5S4S3S2S1 译码器是将代码的组合译成一个特定的输出信号的组合逻辑电路。 前一页 后一页 返回 一、 二进制译码器 X1 Xn X2 Y2 Y1 Y2n-1 . . . . . . 二进制 译码器 二进制译码器一般原理图 二进制译码器具有n个 输入端， 个输出端和一个使能端。当使能信号有效时，对应每一组输入只有一个输出端为有效电平，其余输出端为无效电平。 8个 3位 译码器 二进制代码 高低电平信号 3位二进制译码器（3线8线译码器） 例：三位二进制译码器（输出高电平有效） 前一页 后一