03Veilog 基本语法.pptVIP

Verilog HDL基本语法(一) 主要内容 Verilog HDL语言的主要特点 Verilog HDL模块与实体引用 Verilog HDL的词汇约定 Verilog HDL的数据类型 Verilog HDL中的操作符 语言的主要特点 Verilog HDL作为一种高级的硬件描述编程语言，有着类似C语言的风格。其中有许多语句如：if语句、case语句等和C语言中的对应语句十分相似。只要对Verilog HDL某些语句的特殊方面着重理解，并加强上机练习就能很好地掌握它，利用它的强大功能来设计复杂的数字逻辑电路。 语言的主要特点 module能够表示： 物理块，如IC或ASIC单元 逻辑块，如一个CPU设计的ALU部分 整个系统 每一个模块的描述从关键词module开始，有一个名称（如SN74LS74，DFF，ALU等等），由关键词endmodule结束。 语言的主要特点—module ports 注意模块的名称DFF，端口列表及说明 模块通过端口与外部通信 语言的主要特点 简单Verilog HDL模块 module adder (count,sum,a,b,cin); input [2:0] a,b; input cin; output count; output [2:0] sum; assign {count,sum}=a+b+cin; endmodule 这个例子描述了一个三位的加法器。从例子中可以看出整个Verilog HDL程序是嵌套在module和endmodule声明语句里的。 简单Verilog HDL模块 module compare ( equal,a,b ); output equal; //声明输出信号equal input [1:0] a,b; //声明输入信号a,b assign equal=(a==b) ? 1 : 0; /*如果两个输入信号相等,输出为1。否则为0*/ endmodule 这个程序描述了一个比较器。程序中/*........*/和//.........表示注释部分,注释只是为了方便程序员理解程序,对编译是不起作用的。 简单Verilog HDL模块 module trist2(out,in,enable); output out; input in, enable; bufif1 mybuf(out, in, enable); endmodule 这个程序描述了一个三态驱动器。程序通过调用一个实例元件bufif1来实现其功能。 简单Verilog HDL模块 module trist1(out,in,enable); output out; input in, enable; mytri tri_inst(out,in,enable); endmodule module mytri(out,in,enable); output out; input in, enable; assign out = enable? In : bz; endmodule 简单Verilog HDL模块 上述程序通过另一种方法描述了一个三态门。 在这个例子中存在着两个模块：模块trist1调用模块mytri的实例元件tri_inst。 模块trist1是上层模块。模块mytri则被称为子模块。 通过这种结构性模块构造可构成特大型模块。 简单Verilog HDL模块 Verilog HDL程序是由模块构成的。模块是可以进行层次嵌套的。正因为如此,才可以将大型的数字电路设计分割成不同的小模块来实现特定的功能,最后通过顶层模块调用子模块来实现整体功能。 每个模块要进行端口定义,并说明输入输出口,然后对模块的功能进行行为逻辑描述。 Verilog HDL程序的书写格式自由,一行可以写几个语句,一个语句也可以分写多行。 除了endmodule语句外,每个语句和数据定义的最后必须有分号 可以用/*.....*/和//...对Verilog HDL程序的任何部分作注释。一个好的,有使用价值的源程序都应当加上必要的注释,以增强程序的可读性和可维护性 主要内容 Verilog HDL语言的主要特点 Verilog HDL模块与实体引用 Verilog HDL的词汇约定 Verilog HDL的数据类型 Verilog HDL中的操作符 模块的结构(1) Verilog的基本设计单元是“模块”(block)。 模块的结构(2) Verilog HDL 模块结构完全嵌在module和endmodule声明语句之间； 每个Verilog模块包括四个主要部分： 端口定义、 I/O说明、 内部信号声明、 功能定义。 模块的端口定义 模块