ch05锁存器和触发器讲解.pptVIP

5.1 双稳态存储单元电路 74HC/HCT373的功能表 高阻 × × × H 高阻 × × × H 锁存和禁止输出 H H H* L L L L L* L L 锁存和读锁存器 H H H H L L L L H L 使能和读锁存器（传送模式） Qn Dn LE 输 出 内部锁存器 状 态 输 入 工作模式 L*和H*表示门控电平LE由高变低之前瞬间Dn的逻辑电平。 5.3 触发器的电路结构和工作原理 5.3.1 主从触发器 5.3.2 维持阻塞触发器 *5.3.3 利用传输延时的触发器 5.3.4 触发器的动态特性 5.3 触发器的电路结构和工作原理 1. 锁存器与触发器 锁存器在E的高(低)电平期间对信号敏感 触发器在CP的上升沿(下降沿)对信号敏感 在VerilogHDL中对锁存器与 触发器的描述语句是不同的 5.3 触发器的电路结构和工作原理 主锁存器与从锁存器结构相同 1. 电路结构 5.3.1 主从触发器 TG1和TG4的工作状态相同 TG2和TG3的工作状态相同 2. 由传输门组成的CMOS边沿D触发器 工作原理： TG1导通，TG2断开——输入信号D 送入主锁存器。 TG3断开，TG4导通——从锁存器维持在原来的状态不变。 (1) CP=0时: =1，C=0， Q?跟随D端的状态变化，使Q?=D。 工作原理： (2) CP由0跳变到1 : =0，C=1， 触发器的状态仅仅取决于CP信号上升沿到达前瞬间的D信号 TG3导通，TG4断开——从锁存器Q?的信号送Q端。 TG1断开，TG2导通——输入信号D 不能送入主锁存器。 主锁存器维持原态不变。 。 2. 典型集成电路 74HC/HCT74 中D触发器的逻辑图 。 2. 典型集成电路 74HC/HCT74 中D触发器的逻辑图 74HC/HCT74的功能表 L H H ↑ H H H L L ↑ H H Qn+1 D CP H H × × L L H L × × L H L H × × H L Q D CP 输 出 输 入 国标逻辑符号 74HC/HCT74的逻辑符号和功能表 具有直接置1、直接置0，正边沿触发的D功能触发器 对触发器的状态有优先控制权。 5.3.2 维持阻塞触发器 1. 电路结构与工作原理 置0维持线 响应输入D和CP信号 根据 确定触发器的状态 CP = 0 0 1 1 D D G1 1 C P Q 1 G2 G3 3 G Q 2 Q 3 S R Q 4 D G Q Q 2、工作原理 Qn+1=Qn D 信号进入触发器,为状态刷新作好准备 Q1 = D Q4= D D信号存于Q4 G4 G2、G3被封锁 0 0 当CP 由0 跳变为1的瞬间 0 1 D D G1 1 C P Q 1 G2 G3 3 G5 Q2 Q3 S R G4 Q 4 D G6 Q Q 1 0 D D 1 1 D D D 1 0 1 0 在CP脉冲的上升沿，触发器按此前的D信号刷新 当CP =1 D信号不影响 、 的状态，Q的状态不变 G1 1 C P Q1 G2 G3 3 G5 Q 2 Q 3 S R G4 Q 4 D G6 Q Q 1 0 1 置1维持线 1 0 0 触发器为1态时，即Q=1时 1 G1, G3被0封锁 1 1 Q2保持0 维持了触发器1的状态,即Q=1 即使D变化，也不会改变Q1, Q3的状态 Q2到G1的反馈线使得： 1 D变化时，Q4是可能变化的，但是Q3不会改变 置0 阻塞线 阻塞了D端输入的置0信号 当CP =1 在CP脉冲的上升沿到来瞬间使触发器的状态变化 D信号不影响 、 的状态，Q的状态不变 G1 1 C P Q1 G2 G3 3 G5 Q 2 Q 3 S R G4 Q 4 D G6 Q Q 1 1 0 0 置1阻塞、置0维持线 触发器为1态时，即Q=0时 0 既阻止了D=1的信号，又和CP=1、Q2=1一起，维持Q3=0，所以触发器也处于0态。 1 2. 典型集成电路-----74LS74 5.3.4 触发器的动态特性 动态特性反映其触发器对输入信号和时钟信号间的时间要求， 以及输出状态对时钟信号响应的延迟时间。