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时序逻辑实验报告2010012107 无02 季涛Exp4触发器设计实验目的掌握触发器的工作原理；掌握触发器门级和行为级设计方法。设计方案D触发器的状态表如下图所示，根据这个可以直接得到行为级的描述。D触发器的门级电路如下图所示，根据这个可以实现门级。代码D触发器门级实现：module d_flop_m(s,r,d,clk,q,qbar);input s,r,d,clk;output q,qbar;wire na1,na2,na3,na4;nandnand1(na1,s,na4,na2),nand2(na2,r,na1,clk),nand3(na3,na2,clk,na4),nand4(na4,na3,r,d),nand5(q,s,na2,qbar),nand6(qbar,q,r,na3);endmodule仿真：`timescale 1ns/1nsmodule D_flop_tb; wire q,qbar; reg s,r,d,clk; d_flop_m D1(s,r,d,clk,q,qbar); initial begin clk=0; s=1; r=1; d=1; #70 d=0; #50 r=0; #50 r=1; s=0; #90 d=1; s=1; #110 d=0; #130 d=1; end always #25 clk=~clk; endmoduleD触发器行为级实现：module d_flop_x(r,s,d,clk,q,qbar); input r,s,d,clk; output reg q,qbar; always@(posedge clk or negedge r ) begin if(!r) begin q=1b0; qbar=1b1; end else if(!s) begin q=1b1; qbar=1b0; end else begin q=d; qbar=~d; end end endmodule仿真:`timescale 1ns/1nsmodule d_flop_x_tb; wire q,qbar; reg s,r,d,clk; d_flop_x D1(s,r,d,clk,q,qbar); initial begin clk=0; s=1; r=1; d=1; #70 d=0; #50 r=0; #50 r=1; s=0; end always #25 clk=~clk; endmodule4bit移位寄存器：module shift(q,r,s,clk,sf); input r,s,clk; output q; input [3:0]sf; reg[3:0]sff; //r,s,d,clk,q,qbar d_flop_x d1(r,1b1,sff[0],clk,q1,qbar1); d_flop_x d2(r,1b1,sff[1],clk,q2,qbar2); d_flop_x d3(r,1b1,sff[2],clk,q3,qbar3); d_flop_x d4(r,1b1,sff[3],clk,q4,qbar4); always@(*) begin if(s) begin sff=sf; end else sff={q3,q2,q1,1b0}; end assign q=q4;endmodule`timescale 1ns/1nsmodule shift_tb; wire q; reg clk,r,s; reg [3:0]sf; shift s1(q,r,s,clk,sf); always #25 clk=~clk; initial begin r=0; s=1; clk=0; sf=4b0001; #50 s=0; r=1; #50 s=1; r=0; sf[0]=1; #50 r=1; s=0; #150 sf=4b0111; endendmodule仿真D触发器门级实现的仿真结果D触发器行为级实现的仿真结果4bit移位寄存器综合和硬件实现在实验室进行硬件综合的时候，触发器表现都正常，但是移位寄存器出现了很多bug。主要问题如下：第一，一开始D触发器设计的有问题，把置位端也设计成了异步实现，而我们知道工业界一般都只有时钟信号和复位信号设置成异步的，所以应该把置位端设计成同步的；第二，理解错了移位寄存器的同步置数的意思，一开始我认为同步置数是在s有效时，根据4bit输入sf的值来操作，举个例子比如sf=4’b0011，那么第三第四位就变成1，第一第二位则不变，根据触发器的出入决定输入，所以这时候当s有效，不断输入时钟信号的时候，移位寄存器的输出值就有可能改变，而不是保持不变。正确的理解应该是s就是一个使能端，起到的是一个串并行转换的作用，当s有效，那么并行