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计算机组成原理实验一《VERILOG 设计基础》实验报告姓名：黄紫微 学号级：计算机二班日期2015、4、13一、实验目的学习VERILOG的基本语法和编程规则掌握通用寄存器等常用基本数字模块的VERILOG描述和基本设计方法理解带使能控制和异步清零的8位寄存器的设计原理掌握使用VERILOG设计和验证带使能控制和异步清零的8位寄存器的方法掌握移位寄存器的设计方法二、 实验任务(1) 设计一个带使能控制和异步清零的8位寄存器，实现8位输入的锁存，在时钟的上升沿处得到一个8位的输出和一个8位的反向输出，将结果显示在发光二极管。模块的端口描述如下：端口名端口方向端口位宽端口功能Reset(cclr)in1输入清零信号，低电平时有效，此时输出Q立即变为0Enable(rl)in1输入使能信号，高电平有效Clockin1输入时钟信号，正跳变（上升沿）有效Din8输入数据源D，当Reset为高电平且Clock发生正跳变时，D的值保存并传送到输出端QQout8输出寄存器值Q，清零信号为高电平时Q的值立即变为0Qbout8输出信号Qb，其值为Q的反向模块的物理结构如下：模块的使用注意事项数据源D（7..0）一直加在寄存器的数据输入端；周期性的时钟信号Clock一直加在寄存器的时钟输入端使能信号Enable控制寄存器是否接受数据。当Enable = 0时，寄存器不接受数据，保持原来的状态不变；当Enable = 1时，在时钟信号Clock正跳变时，寄存器接受并保存当时D（7..0）的数据；本寄存器其它方面的功能与3.3中所描述的寄存器相同。 完成的参考电路图如下：(2) 设计一个有左、右移位功能的8位寄存器，并仿真验证。模块的端口描述如下：端口名端口方向端口位宽端口功能Resetin1输入清零信号，低电平时有效，此时输出Q立即变为0Clockin1移位时钟信号，正跳变（上升沿）有效Modein2工作模式控制信号：01左移位，10右移位，00或11 时不移位Q=D。Din8输入数据源D，当Reset为高电平且Clock发生正跳变时，接收D的值。Qout8输出寄存器值Q，清零信号为高电平时Q的值立即变为0Linin1输入信号，其值为左移位的移入信号。Loutout1输出信号，其值为左移位的移出信号。Rinin1输入信号，其值为右移位的移入信号。Routout1输出信号，其值为右移位的移出信号。 三、 实验步骤1 编写VERILOG代码2功能仿真进行分析与综合，排除语法上的错误建立波形仿真文件，输入激励生成功能仿真网表进行功能仿真，观察输出结果3选择器件DE2_115开发板的使用者请选择CYCLONE IV 4CE1154绑定管脚5 下载验证DE2_115开发板的下载:使用USB-Blaster进行下载四、实验内容通过输入数据先进行计算，并通过实验进行验证。1）将清零信号Reset（sw17）设为0，将输入信号D（sw7~sw0）设观察输出信号Q（ledr7~ledr0）和Qb（ledg7~ledg0），观察并记录输出。2）将清零信号Reset（sw17）设为1，在时钟信号处输入一个上升沿（按下key0），观察并记录输出。3)将输入信号D（sw7~sw0）设观察并记录输出。4)在时钟信号处输入一个上升沿（按下key0），观察并记录输出。清零信号Reset使能信号Enable输入信号D（二进制）时钟信号Clock输出信号Q（二进制）输出信号Qb（二进制）001010101011010101010上升沿1110101010上升沿110101010111101010101上升沿1010101010上升沿0010101010上升沿五、思考题(1)通过行为描述设计8位寄存器和通过结构描述设计8位寄存器的不同点？答：通过行为描述注重表达寄存器是如何工作的，内部的结构，及功能的实现原理；结构描述在于体现寄存器具体的数据流及其构成，各组成间的联系，总体架构，两者最主要的区别在于是否要编写代码。Enable是输入使能信号，在其有效时才能接收数据D信号，如何加入输出使能信号control？通过修改模块实现新的功能，并进行下载验证。通过修改模块实现新的功能，并进行下载验证。已经验证。移位寄存器是如何工作的，其功能是如何实现的？答：通过模式选择以及时钟信号，来确定是否位移，功能表如下RESET CLK MODE 结果 位移输出0 任意 任意 置零 无1 上升沿 00 Q*=Q 无1 上升沿 01 Q左移一位 Q的高位1 上升沿 10 Q右移一位 Q的低位1 上升沿 11 Q*=D 无功能实现是通过选择器与寄存器的组合实现的如何给寄存器加入输入、输出控制功能？答：在寄存器的结构体中加上对控制端口EN