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注重DDR电路的信号完整性 机顶盒, 存储器, 高达 注重DDR电路的信号完整性 作者：李华俊 目前很多高清数字机顶盒都采用了DDR存储器， DDR是Double Data Rate的缩写，意为双倍数据速率。普通的SDRAM只是在时钟的上升沿进行一次数据传输，而DDR SDRAM可以在时钟的上升及下降沿各进行一次数据传输，从而达到双倍数据传输速率的效果。数字机顶盒工作时有大量的数据在DDR和CPU之间高速传输，要想确保产品能长期稳定地工作，首先要可靠地传输各种信号，当DDR数据速率高达几百Mb/s时，数据窗口非常短，使得PCB布局和布线成为新的挑战，若设计不合理将会破坏信号完整性，使数据、地址和控制信号产生畸变或定时错误，严重时将导致系统误工作甚至崩溃。笔者曾多次遇到高清数字机顶盒莫名其妙的死机现象，调试非常困难，其根本原因是信号完整性问题。DDR信号的特点以海力士公司的HY5DU561622CT为例，介绍DDR信号的基本特点。该芯片时钟脉冲频率200MHz，时钟周期为5ns，如图1所示。由于数据是在CK的上升和下降沿触发，使数据传输周期缩短了一半，每引脚的最大数据传输率达400Mb/s。为了确保数据的正确传输，要求CK的上下沿间距要有精确的控制。但因为温度、器件性能变化等原因，CK上下沿间距可能发生变化，这时与其反相的/CK就能起到纠正偏差的作用，当CK出现上升快下降慢的情况时，相应的/CK则是上升慢下降快，起到触发时钟校准的作用，这是DDR采用差分时钟的优点。 图1??DDR读操作时序图 DDR与普通SDRAM的另外一个差别是增加了数据选通脉冲DQS信号，在接收端使用DQS来读出相应的数据DQ，上升沿和下降沿都有效。DQS和DQ都是三态信号，在PCB走线上双向传输，读操作时，DQS信号的边沿在时序上与DQ的信号边沿处对齐，而写操作时，DQS信号的边沿在时序上与DQ信号的中心处对齐。信号完整性的概念信号完整性（Signal Integrity，简称SI）指信号在电路中以正确的时序和幅度做出响应的能力，可理解为信号在线路上的传输质量。信号完整性问题与信号时序、信号在传输线上的传输延迟、信号波形的失真程度等密切相关。高速DDR设计应全面考虑信号完整性问题，破坏信号完整性的主要原因有反射、串扰和地弹等。在高频PCB设计中要认真考虑时钟线、信号线、电源分配和地线回路，还要考虑噪声容限、负载匹配和传输线效应等因素，随着信号工作频率的不断提高，信号完整性问题已经成为设计高速DDR电路关注的焦点。下面具体分析信号完整性问题的产生及解决方法。避免对信号完整性的影响1 反射 反射（Reflection）会使合成信号形成过冲，导致信号波形在逻辑门限附近波动，如图2所示。信号在跳变的过程中可能跨越逻辑电平门限，多次跨越逻辑电平门限则会导致逻辑功能紊乱。产生反射的原因是信号传输线两端的阻抗不匹配。 图2??反射导致过冲示意图 消除反射的根本办法是使阻抗具有良好的匹配，负载阻抗与传输线的特性阻抗相差越大反射也越大，所以应尽可能使信号传输线的特性阻抗与负载阻抗相等。同时还要注意PCB上的传输线不能出现突变或拐角，尽量保持传输线各点的阻抗连续，否则在传输线的各段之间也将会出现反射。??2 串扰信号之间由于电磁场的相互耦合而产生的不期望的噪声信号称为串扰（Crosstalk）。串扰是指没有直接连接的信号线之间的耦合现象。由于高频信号沿着传输线是以电磁波的形式传输的，信号线会起到天线的作用，电磁场的能量会在传输线的周围发射，当高速变化的信号沿传输线A传播时，信号线周围的空间就存在时变的电磁场，如图3所示。这种时变的电磁场会使周围的传输线B产生感生电压，这就是串扰，PCB板层的参数、信号线的间距、驱动端和接收端的电气特性以及信号线端接方式对串扰都有一定的影响。串扰会随着时钟频率的升高和设计尺寸的减小而加大，信号沿的变化率越快，产生的串扰也越大。串扰超出一定的值会使数字信号出现误码，可能引发电路误动作，严重时会导致系统无法正常工作甚至崩溃。 图3??串扰的形成示意图 在高速信号系统设计中，反射属于单信号线现象，当然包括地平面问题。但串扰不同，它是两条信号线之间以及地平面之间的耦合，所以又称为三线系统。形成串扰的根本原因是信号变化引起周边的电磁场发生变化，所以解决串扰的方法主要从减少干扰源强度和切断干扰路径两个方面进行，在设计时要注意以下几点。● 在数字电路中，通常的时钟信号都是边沿变化快的信号，对外串扰大。所以在设计中，时钟线宜用地线包围起来，并要尽量使用低电压差分时钟信号。● 在布线空间允许的条件下，在串扰较严重的两条线之间插入一条地线或地平面，可以起到隔离的作用而减小串扰。● 信号