第6章可编程逻辑器件-2.ppt

　　除了规则的布线矩阵设计，绝大多数FPGA厂家还提供全局布线资源。全局布线资源的数量通常都是有限的，主要用于实现高性能和高负载的信号连线，例如时钟信号线和控制信号线。 　　3.FPGA中的I/O单元 　　环绕在逻辑模块CLB阵列外围四边上的I/O单元环，其作用是实现FPGA器件与系统中其他芯片之间的接口和互连。I/O单元数与FPGA内部逻辑门数之间的比例是表征FPGA器件的一个重要参数，高的逻辑门数与I/O单元数比例表明该FPGA器件是以逻辑门为中心的设计，高的I/O单元数与逻辑门数比例表明该FPGA器件是以I/O为中心的设计。FPGA器件中I/O单元环的结构如图6－20所示。其中，I/O单元环上的I/O单元被组合为八个块，每个块中I/O单元的功能、参数和所支持的I/O协议标准均可以独立地进行配置。 图6－20　FPGA器件中I/O单元环的结构 　　一种简单的I/O单元的结构如图6－21所示，它包含输入/输出触发器、控制信号、多路选择器和时钟信号。I/O单元的输入/输出信号既可以通过触发器缓存，也可以不缓存。I/O单元的输出电路部分可以支持三态电路输出。由于CMOS电路在不定状态下会产生功耗，因此FPGA器件上不用的输入引脚不可浮空，否则会产生额外的功耗。一种解决方案是将不用的引脚配置为输出引脚。 　　为了实现与不同种类的逻辑电路器件的互连，FPGA中的I/O单元必须支持多种I/O接口标准，这是通过I/O单元的配置来实现的。I/O单元所支持的配置内容包括： 输出信号的上拉或下拉 I/O引脚的未使用状态 I/O信号的偏斜律 I/O单元的驱动能力 所支持的I/O标准 阻抗特性 图6－21　一种简单的I/O单元的结构 　　4.FPGA中的时钟策略 　　FPGA中的时钟策略包含布线策略和参数控制两部分。FPGA中的时钟布线是通过占用全局布线资源来进行的，时钟布线形成的网络通常称为时钟网络。 　　Xilinx公司的Spartan3系列芯片的时钟布线策略如图6－22所示，该布线策略分为系统布线和局部布线两个层次。 　　系统(时钟)布线往往开始于FPGA器件的中间，然后对称地分枝扩散到各个局部模块。对局部模块内部的时钟布线就是局部布线，对局部模块内部的时钟布线也相应地采取对称型的分枝扩散形式来进行。 　　时钟布线策略的核心是保证时钟网络的末端，即连接到每一个触发器上的时钟信号之间的延迟差异是最小的。 图6－22　Xilinx公司的Spartan3系列芯片的时钟布线策略 　　FPGA中的时钟参数控制是通过时钟管理模块来完成的。时钟管理模块负责管理、调整FPGA片内局部和系统时钟的基本参数。时钟模块对时钟信号进行调制，主要是基于锁相环(PLL,PhaseLockedLoop）和延迟锁相环(DLL,DelayLockLoop）技术的。时钟管理模块的功能如图6－23所示，根据从FPGA芯片外输入的外部时钟信号，时钟管理模块生成具有不同性能参数的时钟信号，这些时钟信号通过时钟网络来进行传播。 第6章 可编程逻辑器件 6.1 概述 6.2 简单可编程逻辑器件（SPLD） 6.3 复杂可编程逻辑器件(CPLD) 6.4 现场可编程门阵列(FPGA) 第6章 可编程逻辑器件 6.3　复杂可编程逻辑器件(CPLD) 　　为了进一步提高SPLD器件的速度、 性能和集成度，20世纪70年代末， 80年代初， 出现了复杂可编程逻辑器件。 PAL器件的发明者， MMI公司（Monolithic Memories Inc）推出了一款称为MegaPAL的CPLD器件， 其中集成了四个标准的PAL模块。 MegaPAL的缺点是功耗太大。 1984年， Altera公司推出了新一代的集成了CMOS和EPROM工艺的CPLD器件。 CMOS工艺的运用有利于提高芯片的集成度， 并大量降低功耗； 而利用EPROM单元来进行编程， 可以极大地方便系统的原型设计和产品开发。 　　虽然各家公司生产的CPLD器件存在一定的差异， 但CPLD器件的基本结构相同， 如图6－10所示。 CPLD器件中包含多个SPLD模块， 这些SPLD模块之间通过可编程的互连矩阵连接起来。 在对CPLD器件编程时，不但需要对其中的每一个SPLD模块进行编程， 而且SPLD模块之间的互连线也需要通过可编程互连阵列进行编程。 不同生产厂家， 不同产品系列的CPLD器件中所采用的可编程开关存在着差异， 可编程开关可以利用EPROM、 E2PROM、 FLASH和SRAM单元来实现。 表6－1　CPLD器件的特征参数 6.4　现场可编程逻辑器件（FPGA） 　　在20世纪80年代初， 可编程器件和ASIC芯片之间存在较大的集成度和性能的差距。 SPLD器件和