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实验一 简单的QUARTUSII实例设计 实验目的 通过一个简单的3—8译码器的设计,掌握组合逻辑电路的设计方法。 初步了解QUARTUSII原理图输入设计的全过程。 掌握组合逻辑电路的静态测试方法。 实验原理 3-8译码器三输入，八输出。当输入信号按二进制方式的表示值为N时，输出端标号为N的输出端输出高电平表示有信号产生，而其它则为低电平表示无信号产生。因为三个输入端能产生的组合状态有八种，所以输出端在每种组合中仅有一位为高电平的情况下，能表示所有的输入组合。其真值表如表1-1所示 输入 输出 A B C D7 D6 D5 D4 D3 D2 D1 D0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 1 0 0 0 1 1 0 0 0 0 1 0 0 0 1 0 0 0 0 0 1 0 0 0 0 1 0 1 0 0 1 0 0 0 0 0 1 1 0 1 0 0 0 0 0 0 1 1 1 1 0 0 0 0 0 0 0 表1-1 三-八译码器真值表 译码器不需要像编码器那样用一个输出端指示输出是否有效。但可以在输入中加入一个输出使能端，用来指示是否将当前的输入进行有效的译码，当使能端指示输入信号无效或不用对当前信号进行译码时，输出端全为高电平，表示无任何信号。本例设计中没有考虑使能输入端，自己设计时可以考虑加入使能输入端时，程序如何设计。 实验内容 在本实验中，用三个拨动开关来表示三八译码器的三个输入（A、B、C）；用八个LED来表示三八译码器的八个输出（D0-D7）。通过输入不同的值来观察输入的结果与三八译码器的真值表（表1-1）是否一致。实验箱中的拨动开关与FPGA的接口电路如下图1-1所示，当开关闭合（拨动开关的档位在下方）时其输出为低电平，反之输出高电平。其电路与FPGA的管脚连接如表1-2所示 图1-1 拨动开关与FPGA接口电路 信号名称 FPGA I/O名称 核心板接口管脚号 功能说明 K[0] Pin_AH12 JP1_102 ‘K1’ Button K[1] Pin_AF14 JP1_104 ‘K2’ Button K[2] Pin_AA8 JP1_107 ‘K3’ Button K[3] Pin_AB8 JP1_109 ‘K4’ Button K[4] Pin_AE4 JP1_111 慘5?Button n K[5] Pin_AC5 JP1_113 慘6?Button 1 K[6] Pin_AF12 JP1_103 慘7?Button 1 K[7] Pin_AG12 JP1_105 慘8?Button 1 K[8] Pin_AA10 JP1_108 慘9?Button 示 K[9] Pin_U8 JP1_110 慘10?Button K[10] Pin_AE3 JP1_112 慘11?Button 慘1 K[11] Pin_AD4 JP1_114 慘12?Button 慘1 表1-2 拨动开关与FPGA管脚连接表 LED灯与FPGA的接口电路如图1-2所示，当FPGA与其对应的端口为高电平时LED就会发光，反之LED灯灭。其与FPGA对应的管脚连接如表1-3所示。 图1-2 LED灯与FPGA接口电路 信号名称 FPGA I/O名称 核心板接口管脚号 功能说明 LED[0] Pin_AE8 JP2_81 LED1 display LED[1] Pin_J22 JP2_86 LED2 display LED[2] Pin_M24 JP2_87 LED3 display LED[3] Pin_L24 JP2_89 LDE4 display LED[4] Pin_L23 JP2_90 LED5 display LED[5] Pin_H23 JP2_91 LED6 display LED[6] Pin_H24 JP2_92 LED7 display LED[7] Pin_F24 JP2_93 LED8 display LED[8] Pin_E24 JP2_94 LED9 display LED[9] Pin_F22 JP2_96 LED10 display LED[10] Pin_E22 JP2_97 LED11 display LED[11] Pin_F21 JP2_98 LED12 display 表1-3 LED灯与FPGA管脚连接表 实验步骤 下面将通过这个实验，向读者介绍QUARTUSII的项目文件的生