第三章结构功耗..docVIP

第三章 功耗结构设计 本章讨论数字设计的三个主要物理性质之一：功耗。同时，我们也会讨论在FPGA中如何用结构化的方法来对功耗进行优化。 与ASIC器件（Application Specific Integrated Circuits）相比，在具相似处理能力的情况下，FPGA的功耗要大得多，它并不符合低功耗的设计。一部分FPGA厂商的确推出了一些低功耗的CPLD（Complex Programmable Logic Device），但是在器件的尺寸和功能方面都有很多限制，因此有时它们无法满足那些具有大量计算功耗的应用。本节我们将讨论在CPLD和FPGA的设计中，如何实现功耗效率的最大化。 基于CMOS电路中，动态功耗与逻辑门以及金属走线上的寄生电容的充电，放电有关。流经一个电容的电流，可以由下面的等式计算： I = V*C*f 上式中：I表示流过电容的总电流，V表示电容两端的电压，C表示电容，f表示电压的频率。 那么，为了减少电流的消耗，我们必须减少等式右边三个参数。在FPGA设计中，电压一般是固定的，这样就只有改变C和f这两个参数来控制总电流。电容C是直接与在一定时间内开启的逻辑门的数量，以及连接到这些逻辑门的走线长度相关。频率f直接与时钟的频率相关。所有的降功耗技术最终都是以降低这两个参数之一为目标。 在本章的内容中，我们将讨论以下几个主题： 时钟控制对于动态功耗的影响 门控时钟的问题——控制门控时钟的偏斜 控制输入使功耗最小 核电压供电的影响 关于双沿触发的触发器的一些原则 在终端减少静态功耗 通过减少高频网络的走线长度的方法来降低功耗，需要对布局布线的相关问题进行讨论，这部分内容将会在第15章“布局平面”中讨论。 时钟控制 在同步数字电路中，最有效的，并且也是使用最广泛的降低动态功耗的技术是：在数据处理过程中某些时候不处于工作状态的特殊区域，将时钟动态的去使能。因为FPGA中的动态功耗与系统时钟的切换直接相关，那么暂时地停止设计中非活动区域的时钟是降低此类功耗的最直接的方法。建议使用触发器上的时钟使能管脚或者全局时钟复用器（在Xilinx器件中就是BUFGMUX单元）的方法来实现。如果在某些设计中没有提供时钟使能单元，设计者有时需要直接使用门控系统时钟。需要注意的是，这在FPGA中是不提倡的方法，但本节将会讨论与直接门控系统时钟有关的问题。 应该使用触发器的时钟使能输出端和全局时钟复用器这类的时钟控制资源代替直接使用门控时钟的方法。 本节的讨论中，假设读者已经对FPGA中的时钟原则比较熟悉。通常情况，FPGA属于同步器件，当由于门控时钟或者异步接口引入了多个时钟域的时候，就会出现一些问题。关于时钟域的更深入的讨论，请参见第6章。 图3.1 简单的门控时钟：差的设计实例 如3.1所示，这是一个较差的实例，设计里使用了一个简单的门控时钟。在这样的时钟拓扑结构中，当“Main Clock”有效地时候所有的触发器和与之对应的组合逻辑都随之有效（开启）。然而，在面虚线框内的逻辑只有当“Clock Enable”信号为1的时候才会有效。这里我们把“Clock Enable”信号作为门控信号或者使能信号。如上文所说的，通过逻辑使能一部分电路，设计者尝试着通过减少逻辑单元数量（C）以及对应逻辑门的平均切换频率（f）的方法成比例的减小动态功耗。 门控时钟对于减小动态功耗有直接的帮助，但是它增加了设计实现与时序分析的难度。 在继续讨论实现的细节之前，务必认识到仔细的时钟规划对于FPGA设计是何等重要。系统时钟是所有同步数字电路的核心。EDA（Electronic Design Automation）工具是基于系统时钟来进行优化，综合，布局以及时序分析等。系统时钟非常重要，它的特征必须首先确定，用以驱动设计实现的进程。 即使经过逻辑门控制的时钟只有很细微的变化，仍然要把逻辑门输出用来驱动时钟管脚的这个新的网络看作另外一个时钟域。在这个时钟域内，这个时钟网络需要一个低偏斜的路径来驱动所有的触发器，这一点与产生它的系统时钟是一致的。对于ASIC设计者来说，这个低偏斜的路径可以通过定制的时钟树获得。但是在FPGA中由于低偏斜路径的布线资源是固定的并且有数量的限制，这就给设计者提出了难题。 门控时钟引入了新的时钟域，并且会对FPGA设计带来困难。 下面几节我们重点讨论门控时钟带来的问题。 时钟偏斜 在研究门控时钟有关的话题之前，我们必须首先简要的回顾一下时钟偏斜的问题。在时序逻辑设计中，时钟偏斜的概念非常重要。 在图3.2中，第一级触发器与第二级触发器之间时钟信号的传输延时被看作零。如果信号通过组合逻辑有一个正的延时，那么电路的时序裕量就取决于“时钟周期”与“组合逻辑延时+ 走线延时 + 触发器建立时间”之间的相对关系。