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第六章 时序逻辑电路 第六章 时序逻辑电路 逻辑功能及外引线排列 逻辑功能及外引线排列 逻辑功能及外引线排列 例:分析图示逻辑电路的逻辑功能,说明其用处。 设初始状态为“000”。 2.列写状态转换表，分析其状态转换过程 6.5.1 并入－并出寄存器 工作原理 5.2 SR锁存器 a . RD＝0，SD＝1 图4.2.1 Q?＝0 SD＝1 RD＝0 Q?＝0 Q＝1 b . RD＝1，SD＝0 Q＝0 RD＝1 SD＝0 Q = 0 Q ? ＝1 锁存器的1态 锁存器的0态 置位端或置1输入端 复位端或置0输入端 * * c . RD＝0，SD＝0 Q*＝0 SD＝0 Q =0 Q *? ＝1 若Q＝0 图4.2.1 5.2 SR锁存器 Q-原态，Q*-新态 Q*＝1 RD＝0 Q*? =0 Q *? ＝0 若Q＝1 Q*＝Q 保持原态 * * d . RD＝1，SD＝1 5.2 SR锁存器 图4.2.1 Q＝Q ? = 0，为禁态，也称为不定态，即RD和SD同时去掉高电平加低电平时，输出状态不定，故输入端应该遵循RDSD＝0。 0 0 0 0 其特性表如表5.2.1所示。 * * 2.由与非门构成：其电路及图形符号如图4.2.2所示。 图5.2.2 由与非门构成的SR锁存器的电路及符号 ? ? 功能表如表5.2.2所示 5.2 SR锁存器 * * 二、动作特点 5.2 SR锁存器 在任何时刻，输入都能直接改变输出的状态。 例5.2.1 已知由与非门构成的SR锁存器输入端的波形，试画出输出端Q和Q? 的波形 解：波形如图5.2.3所示 图5.2.3 5.3 电平触发的触发器 在数字系统中，常常要求某些触发器在同一时刻动作，这就要求有一个同步信号来控制，这个控制信号叫做时钟信号（Clock），简称时钟，用CLK表示。这种受时钟控制的触发器统称为时钟触发器。 一、电路结构与工作原理 图5.3.1所示为电平触发SR触发器（同步SR触发器）的基本电路结构及图形符号。 图5.3.1 基本SR锁存器 输入控制门 只有在CLK＝1时， SR才能起作用 * * 二、工作原理 5.3 电平触发的触发器 1. CLK＝0 此时门G3和G4被封锁，输出为高电平。 0 对于由G1和G2构成的SR锁存器，触发器保持原态，即Q * = Q 1 1 2. CLK＝1 此时门G3和G4开启，触发器输出由S 和R决定。 a. S=0 , R=0 1 0 0 1 1 Q * = Q * * b. S=0 , R=1 5.3 电平触发的触发器 0 1 1 1 0 1 0 Q * = 0 c. S=1 , R=0 1 1 0 1 0 1 0 Q * = 1 d. S=1 , R=1 1 1 1 0 0 1 1 Q * = Q *?= 1(禁态） * * 其功能如表5.3.1所示 5.3 电平触发的触发器 0 0 X X 0 1 1 X X 0 1 1 0 0 1 1 0 0 1 1 0 1 1* 1 1 1 1* 0 1 1 0 1 1 1 0 0 1 1 1 1 0 1 1 0 0 1 0 0 0 1 表5.3.1 * * *CLK回到低电平后状态不定。 在某些应用场合，有时需要在时钟CLK到来之前，先将触发器预置成制定状态，故实际的同步SR触发器设置了异步置位端S D?和异步复位端R D?，其电路及图形符号如图5.3.2所示 5.3 电平触发的触发器 图5.3.2 当CLK＝0情况下，S D?＝0， R D?＝1，Q＝1； S D?＝1， R D?＝0，Q＝0。不用设置初态时， S D?＝R D?＝1 小圆圈表示低电平有效 无小圆圈表示高电平控制 * * 三、 电平触发方式的动作特点： ①在CLK＝1期间，S和R的信号都能通过引导门G3和G4门，从而引起SR锁存器的变化，从而使得触发器置成相应的状态； 5.3 电平触发的触发器 ②在CLK＝1的全部时间里S和R的变化都将引起触发器输出端状态的变化。 这种在CLK由“0”到“1”整个正脉冲期间触发器动作的控制方式称为电平触发方式。 * * 例5.3.1 对于同步SR触发器，电路、时钟及输入端波形如图5.3.3所示，若Q ＝0 ，试画出Q和 Q? 的波形 。 5.3 电平触发的触发器 解：输出波形如图5.3.3所示 图5.3.3 * * 例5.3.2电路如图5.3.4所示，已知S、R、R?D和CLK的波形，且S?D=1,试画出Q和Q? 的波形。 5.3 电平触发的触发器 图5.3.4 * * 5.3 电平触发的触发器 * * 由此例题可以看出，这种同步RS触发器在CLK