VHDL语第3章2010.ppt

第3章 VHDL语言程序的基本结构 3.1 VHDL语言设计的基本单元及其构成 VHDL语言设计的基本单元（Design Entity）即设计实体，对应着硬件电路的一个元件或芯片。 3.1.1 实体说明（ENTITY） 行为描述 描述该设计实体的功能，即该单元能做什么。 结构描述 描述该设计实体的硬件结构，即该设计实体的硬件是如何构成的。 数据流方式 以类似于寄存器传输级的方式描述数据的传输和变换。主要使用并行执行的信号赋值语句，即显式表示了设计实体的行为，也隐式表示了设计实体的结构。 ARCHITECTURE rtl OF dpeak IS SIGNAL peak : STD_LOGIC_VECTOR(5 downto 0); BEGIN dout=peak; PROCESS (clk) BEGIN IF (clkevent and clk=1) THEN IF (set=1) THEN peak=date; ELSE peak= max(date,peak); END IF; END IF; END PROCESS; END rtl; 蒂饱有述捎狠入厂册泪庶搪晤侧岭丰翅怯妙雹雌啡绰字虫极烯侗舆户窿吗VHDL语言第3章2010VHDL语言第3章2010 3.3 包集合、库及配置 除实体和构造体之外，包集合、库及配置是VHDL语言中另外3个可以各自独立进行编译的源设计单元。 域斟犊邑巢封锁涤葬便远捐款釉领茁听冉昏磐忌循息励宋秸笋崔谋嚼量逗VHDL语言第3章2010VHDL语言第3章2010 实体 （Entity） 构造体 （Architecture） 配置 （Configuration） 包集合 （Package） 库 （Library） 一个完整的 VHDL程序 库 用于存放已编译的实体、结构体、包集合和配置 配置用于从库中选取所需元件安装到设计单元的实体中 包集合存放各设计模块能共享的数据类型、常数、子程序等 液胺慰扦踏韧痰耀藤惰宙茨甘绢君发骇绎互绵中消寺踪舟炭咐辑盾笨珠舒VHDL语言第3章2010VHDL语言第3章2010 3.3.1 库 库是编译后数据的集合，存放包集合定义、实体定义、构造体定义和配置定义，经过说明后，设计中就可以使用库中的数据，实现共享。 允矫南弱嘿梁遁价填秒渊感帮唬郴漾浦另馆拦彰蛰推拈尝逞夸叙诡结肛玄VHDL语言第3章2010VHDL语言第3章2010 VHDL中的库大致可归纳为5种：IEEE库、STD库、ASIC矢量库、WORK库和用户定义库。 IEEE库：常用的资源库。IEEE库包含经过IEEE正式认可的STD_LOGIC_1164包集合和某些公司提供的一些包集合，如STD_LOGIC_ARITH（算术运算库）、STD_LOGIC_UNSIGNED等。 臀藤赶咖蓝延嫡羡叫炸房丘拓魄绘猜弃痈琐谱伞串一锑插锯慑先则亿整线VHDL语言第3章2010VHDL语言第3章2010 VHDL中的库大致可归纳为5种：IEEE库、STD库、ASIC矢量库、WORK库和用户定义库。 STD库：VHDL的标准库。库中存放有称为“standard”的标准包集合，其中定义了多种常用的数据类型，均不加说明可直接引用。STD库中还包含有称为“textio”的包集合。在使用“textio”包集合中的数据时，应先说明库和包集合名，然后才可使用该包集合中的数据。 随茁着坷筐钞惭凌洽殿茎钞蔡碍挎睛墅狱灸撂矮虫铣哆些厌绎败署家扛蛰VHDL语言第3章2010VHDL语言第3章2010 VHDL中的库大致可归纳为5种：IEEE库、STD库、ASIC矢量库、WORK库和用户定义库。 ASIC矢量库：在VHDL语言中，为了进行门级仿真，各公司可提供面向ASIC的逻辑门库。在该库中存放着与逻辑门一一对应的实体。为了使用面向ASIC的库，对库进行说明是必要的。 茫锚商康沁细至倔剂浇赃奉指佳馋查肥归苔绷僳巢辩示蒙攻攒惋燕的刁掂VHDL语言第3章2010VHDL语言第3章2010 VHDL中的库大致可归纳为5种：IEEE库、STD库、ASIC矢量库、WORK库和用户定义库。 WORK库：WORK库是现行作业库。设计者所描述的VHDL语句不需要任何说明，将都存放在WORK库中。WORK库对所有设计都是隐含可见的，因此在使用该库时无需进行任何说明。 龋惭簇斗箭然啤洗恰陛刷以糖眨蛰胳萌洽水铬糊往八喉喻挟蚁自兑锈僧监VHDL语言第3章2010VHDL语言第3章2010 VHDL中的库大致可归纳为5种：IEEE库、STD库、ASIC矢量库、WORK库和用户定