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Thank You! * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * PCI PCI-E Sephiroth Kwon GRMA 2009-05-26 PCI Outline Diagram Signal Description Repair Flow Chart Repair Technique PCI PCI Diagram PCI BUS PCI SLOT South Bridge Clock Gen. Clock Signal PCI Diagram Clock Gen. PCI 1 C C RN C PCI 2 PCI 3 PCLK1 PCLK2 PCLK3 B76 B76 B76 Clock Circuit Signal Description PCI Compliant Device AD[63:32] C/BE[7:4]# PAR64 REQ63# ACK64# LOCK# INTA# INTB# INTC# INTD# SBO# SDONE TDI TDO TRST# TCK TMS AD[31:0] C/BE[3:0] PAR FRAME# IRDY# TRDY# STOP# DEVSEL# IDSEL PERR# SERR# REQ# GNT# CLK# RST# Address Data Interface Control System Arbitration Error Reporting Voltage and Clock 1.Check Voltage： 2.Check Clock： Pin# Voltage A2 +12V A5 +5V A8 +5V A10 +5V(I/O) A16 +5V(I/O) A21 +3.3V A27 +3.3V A33 +3.3V A39 +3.3V A45 +3.3V A53 +3.3V A59 +5V(I/O) A61 +5V A62 +5V Pin# Voltage B1 -12V B5 +5V B6 +5V B19 +5V(I/O) B25 +3.3V B31 +3.3V B36 +3.3V B41 +3.3V B43 +3.3V B54 +3.3V B59 +5V(I/O) B61 +5V B62 +5V Pin# Frequency B16 33MHz A mean “Left”, B mean “Right” AD Signal Pin Name Pin# Diode Mode Sample AD[00] A58 .317 AD[01] B58 .319 AD[02] A57 .321 AD[03] B56 .318 AD[04] A55 .319 AD[05] B55 .321 AD[06] A54 .319 AD[07] B53 .317 AD[08] B52 .319 AD[09] A49 .321 AD[10] B48 .317 AD[11] A47 .319 AD[12] B47 .321 AD[13] A46 .323 AD[14] B45 .318 AD[15] A44 .317 Pin Name Pin# Diode Mode Sample AD[16] A32 .317 AD[17] B32 .319 AD[18] A31 .321 AD[19] B30 .318 AD[20] A29 .319 AD[21] B29 .322 AD[22] A28 .319 AD[23] B27 .318 AD[24] A25 .317 AD[25] B24 .319 AD[26] A23 .321 AD[27] B23 .323 AD[28] A22 .319 AD[29] B21 .321 AD[30] A20 .319 AD[31] B20 .318 Control Signal 1.Check Control Signal： Pin Name Pin# FRAME# A34 IRDY# B35 TRDY# A36 STOP# A38 DEVSEL# B37 IDSEL A26 A mean “Left”, B mean “Right” (1)System Pins CLK All other PCI signals, except RST#, INTA#, INTB#, INTC#, and INTD#, are sampled on the rising edge of CLK and all other timing parameters are defined with respect to
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