在Spartan3FPGA中使用DCM.docxVIP

感谢 anothertwo整理在Spartan-3 FPGA中使用DCM 在Spartan-3 FPGA中使用DCM(Using Digital Clock Managers (DCMs) in Spartan-3 FPGAs)DCM主要功能1. 分频倍频：DCM可以将输入时钟进行multiply或者divide，从而得到新的输出时钟。2. 去skew：DCM还可以消除clock的skew，所谓skew就是由于传输引起的同一时钟到达不同地点的延迟差。3. 相移：DCM还可以实现对输入时钟的相移输出，这个相移一般是时钟周期的一个分数。4. 全局时钟：DCM和FPGA内部的全局时钟分配网络紧密结合，因此性能优异。5. 电平转换：通过DCM，可以输出不同电平标准的时钟。DCM的特点与能力（Spartan-3系列为例）数量：4 DCM / FPGA（也有例外）-- 应该够用了数字频率综合器输入（CLKIN）：1-280MHz 延迟锁相环输入（CLKIN）：18-280MHz 时钟输入源（CLKIN）：Global buffer input padGlobal buffer outputGeneral-purpose I/O (no deskew)Internal logic (no deskew)-- 上面最后两个分别是外部的普通IO口和内部的逻辑，没有deskew，所以时钟质量不会很好。频率综合器输出（CLKFX、CLKFX180）：是CLKIN的M/D倍，其中M=2..32D=1..32-- 这样看来最大能倍频32倍，最小能16分频。时钟dividor输出（CLKDV）：是CLKIN的下列分频1.5, 2, 2.5, 3, 3.5, 4, 4.5, 5, 5.5, 6, 6.5, 7, 7.5, 8, 9, 10, 11, 12, 13, 14, 15, or 16-- 发现没有，最大的分频也是16。不过能支持半分频，比用频率综合器方便。倍频输出（CLK2X、CLK2X180）：CLKIN的2倍频时钟conditioning、占空比调整：这个对所有时钟输出都施加，占空比为50%。1/4周期相移输出（CLK0/90/180/270）：是CLKIN的1/4周期相移输出。半周期相移输出(CLK0/180、CLK2X/180、CLKFX/180)：相差为180度的成对时钟输出。相移精度：最高精度为时钟周期的1/256。时钟输出：9个到全局时钟网的时钟输出：最多9个中的4个到General purpose互联：最多9个到输出脚：最多9个-- 可见9个时钟输出可以随意链接内部信号或者外部输出，但是进入全局时钟网的路径最多只有4个。DCM的位置在哪？我们以Spartan3系列为例。FPGA看上去就是一个四方形。最边缘是IO pad了。除去IO pad，内部还是一个四方形。四个角上各趴着一个DCM。上边缘和下边缘中间则各趴着一个全局Buffer的MUX。这样的好处是四个DCM的输出可以直接连接到全局Buffer的入口。下面是手绘简图，很丑是吧，呵呵。DCM是全局时钟网络可选的一部分一般，时钟通过一个“全局输入buffer”和“全局时钟buffer” 进入全局时钟网络。如下所示GCLK ---（ IBUFG --- BUFG） --- low skew global clock network在需要的时候，DCM也成为全局时钟网络的一环。DCM 内部构成一览1. DLL 延迟锁定环说是延迟锁定环，但是我觉得叫做延迟补偿环更加贴切。因为DLL的主要功能是消除输入时钟和输出时钟之间的延迟，使得输入输出在外部看来是透明连接。实现这种功能的原理是：DLL通过输出时钟CLK0或者CLK2X观察实际的线路延迟，然后在内部进行补偿。一句话，DLL的核心功能是无延迟。DLL的输出是CLK0, CLK90, CLK180, CLK270, CLK2X, CLK2X180, 和 CLKDV。2. DFS 数字频率综合DFS的主要功能是利用CLKIN合成新的频率。合成的参数是：M（multiplier）和 D（divisor）。通过MD的组合实现各种倍频和分频。如果不使用DLL，则DFS的合成频率和CLKIN就不具有相位关系，因为没有延迟补偿，相位就不再同步。3. PS 相位偏移注意这个相位偏移不是DLL中输出CLK90/180/270用的。这个PS可以令DCM的所有9个输出信号都进行相位的偏移。偏移的单位是CLKIN的一个分数。也可以在运行中进行动态偏移调整，调整的单位是时钟的1/256。这个功能我们平时不常用。4. 状态逻辑这个部分由 LOCKED 信号和 STATUS[2:0] 构成。LOCKED信号指示输出是否和CLKIN同步（同相）。STATUS则指示DLL和