HDL综合实验2111201028new.docVIP

成绩 数字电子技术实验报告 实验名称 HDL综合实验 　 第 1 页 共 ７物理系4年5月 6日 姓 名 曹思敏 学 号 2120905006 交报告日期2014年 6月10日 一、实验 1、数字钟：设计一个完整的数字钟，小时和分钟用数码管现实，秒用发光二极管闪烁显示，每秒显示一次。如果有可能，请增加校时功能。 二、实验 1、设计思路 仿照电子手表的显示及计时、调时方式： 用LED闪烁显示秒，四个七段数码管显示分钟和小时； 用四个按键开关调时，分别为：小时加、减，分钟加、减。 2、实验代码 （1）Verilog源代码：clock.v module clock( input wire clk, input wire clr, input btn0, input btn1, input btn2, input btn3, output sled, output reg[6:0] a_to_g, output reg[3:0] an ); reg[3:0]led0,led1,led2,led3; reg[1:0]s; reg[3:0]digit; reg[16:0]clkdiv; reg[26:0]q1; reg sec; reg[3:0]ml; reg[3:0]hl; reg[3:0]mh; reg[3:0]hh; reg[5:0]ss; initial begin ml=5; hl=2; mh=5; hh=1; led0=ml; led1=mh; led2=hl; led3=hh; ss=0; end always@(*) begin an=4b1111; s=clkdiv[16:15]; an[s]=0; case(s) 0:digit=led3[3:0]; 1:digit=led2[3:0]; 2:digit=led1[3:0]; 3:digit=led0[3:0]; default:digit=led3[3:0]; endcase case(digit) 0:a_to_g=7b0000001; 1:a_to_g=7b1001111; 2:a_to_g=7b0010010; 3:a_to_g=7b0000110; 4:a_to_g=7b1001100; 5:a_to_g=7b0100100; 6:a_to_g=7b0100000; 7:a_to_g=7b0001111; 8:a_to_g=7b0000000; 9:a_to_g=7b0000100; hA:a_to_g=7b0001000; hB:a_to_g=7b1100000; hC:a_to_g=7b1100001; hD:a_to_g=7b1000010; hE:a_to_g=7b0110000; hF:a_to_g=7b0111000; default:a_to_g=7b0000001; endcase end always@(posedge clk) begin clkdiv=clkdiv+1; end always@(posedge clk or posedge clr) begin if(clr==1) begin q1=0; led0=0; led1=0; led2=0; led3=0; ml=0; mh=0; hl=0; hh=0; ss=0; end else if(q1= begin sec=~sec; q1=q1+1; end else if(q1==1||q1= begin q1=q1+1; if(btn0) begin ml=ml+1; if(ml==9) begin ml=0;