数字电子技术模拟试题test05.docVIP

试卷五 一、填空： 12分 1．TTL与非门的一个输入端经10 k 电阻接地，其余输入端悬空，输出电压uO＝ V。 2．逻辑电路中，高电平用1表示，低电平用0表示，则称为 逻辑。 3．基本RS、同步RS、主从JK和维持阻塞D四种不同结构的触发器，可以作计数器和移位寄存器的有 、 。 4．n位倒T型电阻网络D/A转换器，输出电压uO＝ 。 5．与逐次渐近型ADC比较，双积分型ADC转换速度 （快、慢），抗干扰能力 （强、弱）。 6．将一个包含有16384个基本存储单元的存储电路设计成8位为一个字节的ROM 。该ROM有 个地址，有 个数据读出线。 7．有一个容量为256×4位的RAM。该RAM有 个基本存储单元，每次访问 个基本存储单元，该RAM有 个地址线。 二、判断下列说法是否正确。（5分） 对于TTL数字集成电路来说，在使用中应注意： 1．电源电压极性不得接反，其额定值为5 V。（ ） 2．不使用的输入端接1。（ ） 3．输入端可以串有电阻器，但其数值不应大于关门电阻。（ ） 4．三态门的输出端可以并接，但其控制端所加的控制信号电平只能使其中一个门处于工作状态，而其他所有输出端相并联的三态门均处于高阻态。（ ） 5．TTL与非门的扇出系数（即带同类门的个数）仅决定于其带灌电流负载的能力。（ ） 三、现有一个四位二进制数X D3D2D1D0 ，要求判别（1）4 ≤ X ＜ 7；（2）X ≤ 4 ；（3）X ≥ 8。判别电路框图如图所示，请分别用输出函数Y1判别4 ≤ X ＜ 7，Y2判别X ≤ 4，Y3判别X ≥ 8。要求用卡诺图化简函数，并用与非门实现。（16分） 四、已知电路中时钟脉冲CP的频率为1 MHz。假设触发器初始状态均为0。要求 1．画出状态转换图，分析电路的逻辑功能； 2．画出Q1、Q2、Q3的波形图； 3．输出端 Z 波形的频率是多少？（15分） 五、现有集成同步十进制可逆计数74192若干块，TTL与非门若干个。74192的符号如图所示，其中CR为异步清零端（控制级别最高，高电平有效），为异步置数控制端（CR 0时低电平有效），CPU、CPD为加、减计数脉冲输入端（不用端接高电平），和分别为进位和借位输出端。（12分） 1．利用CR构成六进制计数器。 2．利用构成数字钟用的二十四进制计数器。 六、由555定时器组成的多谐振荡器如图所示。（10分） 1．计算脉宽tPH、振荡周期T、頻率f和占空比q。 2．画出电容C两端电压uC和输出电压uO的波形图。 七、试将图中所示的组合逻辑电路用双四选一数据选择器 74LS153（内有两个独立的四选一数据选择器，但共用地址端A1、A0，是低电平使能的选通控制端）实现。 10分 八、设计一个PLA（可编程逻辑阵列）形式的全减器。设Ai为被减数，Bi为减数，Ci-1为低位借位，差数为Di，向高位的借位为Ci。试在图中所示的PLA逻辑阵列中标出输入、输出及相应的连接点。（10分） 九、现有如图所示的4×4位RAM若干片（A1、A0为地址码输入端，I /O0 I /O3 为输入/输出端，CS为片选端，高电平有效），如要把它们扩展成8×8位RAM。 1．试问需要几片4×4位RAM？ 2．画出扩展电路图。 （10分） 1 或阵列 Y3 Y2 D0 D1 D2 Y1 D3 电路 判别 Q3 Z FF3 FF2 FF1 1 Q3 C1 1D Q2 C1 Q1 C1 Q2 Q1 1D CP 1D LD BO CO CR CPU CPD 74192 D3 D2 D1 D0 Q3 Q2 Q1 Q0 C R2 R1 GND 0.01 μF 1 μF 4 8 3 5 1 2 6 7 3 k 3.9 k uO VCC 555 R VCC CO OUT TR TH DIS ≥ F1 F2 1 1 1 A B C ST2 ST1 D23 D22 D21 D20 74LS153 A0 A1 Y2 Y1 D13 D12 D11 D10 列 阵 与 1 1 1 I/O0 I/O1 I/O2 RAM CS I/O3 A0 A1