实验三简单的组合逻辑设计.docxVIP

电子信息工程学系实验报告成 绩：课程名称：EDA技术与实验指导教师（签名）：实验项目名称：简单的组合逻辑设计 实验时间：2012.10 班级：通信 姓名： 学号：010705 实 验 目 的: 掌握基本组合逻辑电路的实现方法。初步了解两种基本逻辑电路的生成方法。实 验 内 容: 学习Verilog HDL设计课件。学习测试模块的编写，运行模块调用的例子并进行仿真。设计一个字节（8位）的比较器。实验步骤：在教师的指导下，学习Verilog HDL课件。由教师演示max+plusⅡ课件的文本设计流程。参考课件实例，动手操作软件，按照流程做完从新建文件，编译，仿真，分配引脚等软件操作部分的全过程。参考上述实例，设计一个字节（8位）的比较器。实验过程：测试模块的编写：方法一：1）新建文本：选择菜单File下的New，在框中选中“Text Editor file”，按“OK”按钮，即选中了文本编辑方式。2）在文本编辑窗口，输入Verilog语言 ，代码如下：3）将文件命名为“compare”保存v文件。4）打开编译器窗口：在MAX—plusⅡ菜单内选择Compiler 项，即出现编译器窗口。选择Start即可开始编译，MAX+PLUS II编译器将检查项目是否有错。5）建立波形编辑文件：在MAX—plusⅡ菜单内选择Waveform Editor File 项。6）仿真节点插入：选择菜单Node下的Enter Nodes from SNF选项。按右上侧的“List”按钮，左边的列表框将立即列出所有可以选择的信号结点，然后按中间的“=”按钮，将左边列表框的结点全部选中到右边的列表框。单击“OK”，选中的信号将出现在波形编辑器中。7）输入波形设置，保存波形文件，文本仿真：单击菜单File下的Save选项，在弹出的窗口中将波形文件存在以上的同一目录中，文件取名为compare.scf。单击MAX—plusⅡ菜单内选择Simulator选项，单击Start，接着打开Open SCF（界面如下图），即完成文本的波形仿真。方法二：同方法一过程输入文本如下图，输出波形如下图； 2、8位的比较器设计：1）新建文本：选择菜单File下的New，在框中选中“Text Editor file”，按“OK”按钮，即选中了文本编辑方式。2）在文本编辑窗口，输入Verilog语言 ，代码如下：3）将文件命名为“bijiaoqi”保存v文件。4）打开编译器窗口：在MAX—plusⅡ菜单内选择Compiler 项，即出现编译器窗口。选择Start即可开始编译，MAX+PLUS II编译器将检查项目是否有错。5）建立波形编辑文件：在MAX—plusⅡ菜单内选择Waveform Editor File 项。6）仿真节点插入：选择菜单Node下的Enter Nodes from SNF选项。按右上侧的“List”按钮，左边的列表框将立即列出所有可以选择的信号结点，然后按中间的“=”按钮，将左边列表框的结点全部选中到右边的列表框。单击“OK”，选中的信号将出现在波形编辑器中。7）输入波形设置，保存波形文件，文本仿真：单击菜单File下的Save选项，在弹出的窗口中将波形文件存在以上的同一目录中，文件取名为bijiaoqi.scf。单击MAX—plusⅡ菜单内选择Simulator选项，单击Start，接着打开Open SCF（界面如下图），即完成文本的波形仿真。实 验 结 果 及 分 析：方法一实验结果： 方法二实验结果： 8位比较器实验结果：实 验 心 得： 通过模块测试和调用、八位数据比较器的文本设计和仿真的实验，巩固了用max+plusⅡ完成Verilog语言的文本设计和仿真的基本流程。熟悉了max+plusⅡ软件中基本命令菜单的调用。附录：5-4： 1）Cout:对。 2）8sum:错，标识符不允许以数字开头。 3）\a*b:错，转椅标识符以空白结尾。4）_ data:对。5）\wait: 错，转椅标识符以空白结。6） initial:对。7）$latch:错，标识符第一个字符必须是字母（a~z,A~Z）或是下划线“_”。5-51）6’d18:对。2）’Bx0:对。3）5’b0x110:4）’da30:错，进制（d）为十进制，a不在十进制中。5）10’d2:对。6）’hzF:对。5-9 （1）integer count;（2）wire[7:0] ASUB;（3）reg[15:0] address;（4）parameter Delay_time =8;（5）time DELAY;（6）reg[1:32] MYREG;（7）reg[31:0] MYMEM[127:0];第 1 页 共 4 页