布局布线zy详解.pptVIP

数字后端布局布线;基于standcell的ASIC设计流程; 当一个设计完成了DC综合，生成网表后，接下来的任务就是网表的物理实现，即把网表转成layout。这个过程通常称为后端（backend）。 backend的主要任务： 1.将netlist实现成版图（APR） 2.证明所实现的版图满足时序要求、符合设计规则（DRC），layout 与netlist一致（LVS）。 3.提取版图的延时信息，供前端做post－layout仿真。;后端流程;自动布局布线是将门级网表（netlist）转换成版图（layout），并对各个电路单元确定其几何形状、大小及位置，同时要确定单元之间的连接关系。 方法有两种，一种是手工画版图实现，另一种是用自动布局布线工具实现（Auto Place and Route，APR） VLSI设计的自动布局、布线必须借助EDA工具完成。;目前业界广泛使用的APR(Auto Place And Route)工具有：;自动布局布线工具——ICC介绍;SOC Encounter 简介; 自动布局布线流程; 自动布局布线流程; 自动布局布线流程;数据准备和输入;参考库;标准逻辑单元库（STD）;数据输入步骤：;3、读入前端网表，注意拿到网表后往里面手动添加电源PAD和CORNER单元，读入的应该是经过这步添加的网表； 命令是auVerilogIn 4、展开网表，因为一般读入的是层次化的网表，需要flatten； 命令是cmCmdExpand 5、打开第一步创建的库并且新创建一个CELL，名字也最好是跟网表文件名称一致；命令是geOpenLib和geCreateCell;6、绑定，就是把展开的网表绑定到刚创建的CELL中，这样，这个CELL就包含了网表中的所有元件； 命令是axgBindNetlist 7、保存网表的层次化信息到Astro的数据库中；这样布局布线结束后能输出层次化的网表进行后仿。注意，要先initial hierarchy preservation，然后mark module instances preserved； 8、保存CELL，并另存一份备份。命令是 (dbSaveCell (geGetEditCell)) 和geSaveA ;布局规划、预布线;布局规划;预布线 预布线的目的就是要在版图设计上为布线留必要的通道 ;电源分配一般结构;I/O assignment file(.TDF);I/O布局基本原则;在SOC encounter里，东西南北是用来定义四个方向的，N北(TOP)、S南（BOTTOM）、W西(LEFT)、E东(RIGHT)。当你的网表例化有I/O之后，可以先把设计导入SOC encounter，选择Design--save--I/O file，这时候导入一个IO assignment file。 对于每个I/O它是这样定义的：先定义这个I/O距离DIE左边界或者底部边界的距离，再定义这个I/O的方位。 ;整体布局步骤：; 7、把宏单元和PAD的电源和地连接到电源环上或者电源条带上；命令是axgPrerouteInstances 8、把floorplan 的信息dump出来保存备用；命令是axgDumpFloorPlan 9，保存CELL，并另存一份备份。 ;;读入时序约束文件步骤：; 详细布局就是进行网表中单元的放置。 可以使用综合时产生的时序约束来驱动布局，以使布局后的连线延迟更接近综合的连线延迟模型，更快的达到Timing Closure 。 布局要求将模块在满足一定的目标函数的前提下布置在芯片上的适当位置，并要求芯片面积最小、连线总长最短、电性能最优并且容易布线。;详细布局步骤：;4、 标准单元放置；astPlaceDesign 5、 优化标准单元的位置；astPostPS1 6、 保存，备份。;时钟树综合; ;时钟树 时钟树综合就是为了保证时钟的设计要求，对芯片的 时钟网络进行重新设计的过程，包括: 时钟树的生成 缓冲的插入 时钟网络的分层 ;时钟网络形式;一些时钟树的实例;时钟树插入及增加驱动器 时钟信号延时与具体的版图密切相关，所以在逻辑综合的时候一般忽略时钟的处理，而在???局布线设计中进行插入时钟树操作。 为了实现时钟延时的总体平衡，对时钟信号进行树状插入驱动(buffer)。;时钟树插入及增加驱动器;在DC综合时并不知道各个时序元件的布局信息，时钟线长度不确定。 DC综合时用到的线载模型并不准确。 ;布线;布线过程;布线过程;版图检查与验证;设计规则检查(DRC, Design Rule Check);电学设计规则(ERC, Electronic Rule Check) ;网表一致性检查(LVS, Layout v