第2章CPU-D12汇编.ppt

* 7、奇偶校验 · DP3--DP0 数据的4个字节奇偶校验码 · PCHK 奇偶校验错 8、中断/复位 · INTR 可屏蔽中断请求 · NMI 不可屏蔽中断请求 · RESET 复位 9、 有关高速缓冲的信号 · KEN 高速缓冲允许 · FLUSH 高速缓冲清洗 · AHOLD和EADS 用于高速缓冲使无效周期 · PWT和PCD 页面高速缓冲控制 * 其它信号 · FERR 浮点出错 · IGNNE 忽略数值错误 · A20M 第20位地址屏蔽错 · CLK 提供给CPU的时钟信号，20M--100MHZ。 * 1、总线分类 片内总线 CPU芯片内部传送信息的连线。 芯片总线 同一集成电路板上各芯片之间的连线。 系统总线 各集成电路板之间的连线。 外部总线 微机系统与其他设备间的连线。 2、总线操作时钟 CLK周期：CLK信号的周期。50MHZ的频率对应周期20ns 时钟周期：微处理器内部操作频率，是微处理器执行指令的最小时间单位，又称T状态 ，对应于两个CLK周期。 总线周期：CPU对M或I/O端口完成一次读/写操作所需时间。 由2个或2个以上时钟周期组成。 第5节 微处理器的总线周期 * 指令周期：CPU执行一条指令所需的时间。 3、总线操作步骤 总线操作：通过总线完成存储器读写、I/O读写的一系列操作。 总线请求和仲裁阶段：当有多个模块提出总线请求时，必须由仲裁机构仲裁，确定将总线的使用权分配给哪个模块。 寻址阶段：取得使用总线权的模块经总线发出本次要访问的M或I/O端口的地址和有关命令。 传送数据阶段：主模块（指取得总线控制权的模块）与其它模块之间进行数据的传送。 结束阶段：主从模块将有关信息从总线上撤除，主模块交出总线的控制权。 * 4、80486的基本总线操作时序 总线时序：与完成总线操作有关的地址线、数据线、控制线及时钟信号相互之间的先后关系，一般用时序图表示。 例：单周期总线传送时序： CLK ADS M/IO D/C BE W/R RDY BLAST 数据 PCHK T1时钟 T2时钟 * 5. 80486微机的系统总线 为了简化硬件电路的设计，简化系统结构，常用一组线路，配置以适当的接口电路，与存储器和各外围设备联结，这组共用的联结线路，称为总线，这里指的是外部总线。 外部总线在使用中渐渐形成标准，称为总线标准。 先后出现的常用总线标准有：PC总线，ISA总线，EISA总线，VL总线和PCI总线。 PC总线 以PC/XT机为主的总线，62根引线，工作频率4.77MHZ 20根地址线，寻址1M字节空间，8条数据线 IRQ2--IRQ7共 6级中断 DREQ1---DREQ3共3个DMA通道 * ISA总线 为PC/AT机而建立的系统总线标准,也叫AT总线. 是对XT总线（PC总线）的扩展, 保留了原62引脚的插槽，以适应兼容要求，同时增加了延伸的36引脚插槽。目前286、386、486微机大都采用了ISA标准总线。 ?64K I/O地址空间（0000H~FFFFH） ?24条地址线，16M存储器地址空间（000000H~FFFFFFH） ?16位数据线，8位或16位数据存储 ?15级硬中断 ?7级DMA通道 工作频率8MHZ EISA总线 为32位机而设计,是ISA总线的32位扩展. * PCI总线 　　PCI是一种高性能的32位局部总线,为奔腾处理器设计,其主要特点： 　　 (1)性能优良　PCI总线的时钟为33MH，与CPU时钟无 关。它的总线宽度为32位，可扩充到64位。 (2)　灵活性、兼容性好 (3)　自动配置，使用方便 (4)　发展前途好 (5)　价格较低 * 作业： P57 3、4、7、9、11（第1版） P59 2、4、8、9、14 （第2版） * 研究型学习课题1 x86和ARM两大CPU性能、功耗、价格、体积、发展趋势的比较。（可只做部分比较） 提交： ftp://wjh:wjh@11 * 第2章 32位微处理结构 第1节 80x86 CPU的结构 第2节 80x86 CPU的寄存器组 第3节 微处理器的工作模式 第4节微处理器芯片的引脚信号 第5节 微处理器的总线周期 * 计算机的基本工作原理 CPU 定时电路 MEM I/O 接口 输出设备 输入设备 DMA 地址总线 数据总线 控制总线 * 8086/88 CPU 的详细框图 * 第1节 80x86 CPU的结构 一、80486的内部结构 内部结构 （1）总线接口单元 （2）指令预取单元 （3）指令译码单元 （4